[发明专利]一种改善接触孔插塞氧化物凹陷的工艺方法

说明书

本发明提供了一种改善接触孔插塞氧化物凹陷的工艺方法，通过将预清洗工艺中湿法刻蚀(DHF+SC1)替换为等离子体干法刻蚀，从而能够避免由于ALD氧化物和PECVD氧化物湿法刻蚀速率不同而产生的原子层沉积工艺(ALD)沉积的氧化物层的过快刻蚀而导致的接触孔(Channel Hole)的弯曲状(Bowing Profile)形貌的加剧的情况；同时由于等离子体干法刻蚀的各向异性特点，能够有效控制预清洗工艺主要针对硅槽底部表面，而对于接触孔侧壁的刻蚀较少，从而避免了接触孔(Channel Hole)的弯曲状(Bowing Profile)形貌的加剧，从而提高了3D NAND闪存的整体性能，从而提高了3D NAND闪存的整体性能。

技术领域

本发明涉及半导体制造领域，尤其涉及一种3D NAND闪存结构的制作方法，具体为一种改善接触孔插塞氧化物凹陷的工艺方法。

背景技术

随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。

其中，3D NAND以其小体积、大容量为出发点，将储存单元采用三维模式层层堆叠的高度集成为设计理念，生产出高单位面积存储密度，高效存储单元性能的的存储器，已经成为新兴存储器设计和生产的主流工艺。

然而，在目前3D NAND结构的制备工艺中，通常是采用原子层沉积(Atomic LayerDeposition，简称ALD)的方法于接触孔(Channel Hole)中充满氧化物，其次回刻(RecessEtch Back)该氧化物，以将该接触孔的部分侧壁予以暴露，之后于接触孔中沉积多晶硅(Poly)以形成多晶硅插塞(Poly Plug)；如图1所示，其中，2为TEOS等氧化物介质层、3为氮化硅牺牲层，由于接触孔1的纵截面一般呈弯曲状(Bowing Profile)，而湿法刻蚀移除(WetEtch Recess)部分氧化物的工艺会加剧产生缝隙(Seam)，这会导致后来沉积的多晶硅插塞产生缝隙(Seam)，进而影响阈值电压和亚阈值斜率，这是本领域技术人员所不期望见到的。

同时，在目前的3D NAND结构中，是通过将存储器单元三维地布置在衬底之上来提高集成密度、其中沟道层垂直竖立在衬底上，栅极分为下层选择栅极、中层控制栅极以及顶层选择栅极三部分，通过将栅极信号分布在三组栅电极中以减小信号之间的串扰。其中，通常在指存储区的中部设置有顶层选择栅切线(Top Select Gate Cut)，将指存储区的顶层选择栅分割为两部分，并且顶层选择栅切线通常由氧化物材料形成，并且采用原子层沉积工艺(ALD)制备，通常的制备工艺流程包括如下步骤：

S1：形成多层堆叠结构，首先，提供衬底，所述衬底表面形成有多层交错堆叠的层间介质层及牺牲介质层，所述牺牲介质层形成于相邻的层间介质层之间；然后，采用化学机械研磨工艺获得顶层层间介质层光滑平整的表面；

S2：为形成顶层选择栅切线(Top Select Gate Cut)进行刻蚀，采用常规的刻蚀工艺形成顶层选择栅切线(Top Select Gate Cut)的沟道；

S3：对顶层选择栅切线(Top Select Gate Cut)沟道进行填充，采用原子层沉积工艺(ALD)在沟道中填充顶层选择栅切线氧化物材料；

S4：沉积插塞氧化物，在所述顶层选择栅切线氧化物材料表面采用等离子体增强化学的气相沉积法(PECVD)工艺沉积插塞氧化物，以及在插塞氧化物表面形成氮化硅层。

S5：为形成接触孔(Channel Hole)进行刻蚀，采用常规的刻蚀工艺形成接触孔(Channel Hole)，所述接触孔通至所述衬底并形成一定深度的硅槽；

S6：在所述硅槽中进行硅的外延生长形成硅外延层(SEG)。