[发明专利]形成高k接触衬垫以改善有效贯孔间隔距离的方法

说明书

本发明涉及形成高k接触衬垫以改善有效贯孔间隔距离的方法及其产生的装置，其中，一种方法包括形成位在第一介电层中的第一与第二接触开口。至少第一接触开口与衬垫层至少部分排齐。第一传导特征是在第一接触开口中形成，并且第二传导特征是在第二接触开口中形成。移除与第一介电层的顶端表面相邻的衬垫层的一部分以界定凹口。在第一介电层上面及凹口中形成阻障层。该阻障层具有比该第一介电层的第二介电常数更大的第一介电常数。在该阻障层上面形成第二介电层。形成嵌埋于该第二介电层中并且接触该第二传导特征的第三传导特征。

技术领域

本发明大体上关于集成电路的制作，并且更尤指形成高k接触衬垫以改善有效贯孔间隔距离的各种方法及其产生的装置。

背景技术

在诸如微处理器、存储装置及类似者等现代集成电路中，有限芯片面积上提供非常大量的电路元件，特别是晶体管。晶体管有各种形状及形式，例如平面型晶体管、鳍式场效晶体管、纳米线装置等。此等晶体管一般是NMOS(NFET)或PMOS(PFET)型装置，其中“N”及“P”名称是基于产生装置的源极/漏极区所用的掺质类型。所谓的CMOS(互补式金属氧化物半导体)技术或产品是指使用NMOS及PMOS晶体管装置所制造的集成电路产品。不论晶体管装置是何种实体组态，各装置皆包含漏极与源极区、以及置于源极/漏极区之间及上面的栅极电极结构。对栅极电极施加适度控制电压时，在漏极区与源极区之间便形成导电通道区。

在一些应用中，就FinFET装置形成鳍片，使得鳍片与衬底垂直隔开并且位在其上面，鳍片与衬底之间安置有隔离材料。图1A是制作期间中间制点于半导体材料15上面形成的说明性现有技术FinFET半导体装置10的一透视图。在这项实施例中，FinFET装置10包括三个说明性鳍片20、诸鳍片20之间的沟槽中所形成的隔离区25、鳍片20上面所形成的栅极结构30、栅极结构30的侧壁上所形成的侧壁间隔物35、以及栅极结构30的顶端表面上所形成的栅极覆盖层40。鳍片20具有三维组态：高度、宽度及轴向长度。鳍片20的由栅极结构30所包覆的部分是FinFET装置10的通道区，而鳍片20的侧向安置于间隔物35外侧的部分是FinFET装置10的源极/漏极区的部分。虽然未绘示，鳍片20位在源极/漏极区中的部分可在合并或未合并条件下具有形成于其上的附加外延半导体材料。

图1B是说明性集成电路产品100的截面图，其包括形成于半导体衬底110中及上面的晶体管装置105。在所示实施例中，晶体管装置105包括说明性栅极结构(即栅极绝缘层115及栅极电极120)、栅极覆盖层125、侧壁间隔物130及简单绘示的源极/漏极区135。虽然所示为平面型装置，本论述亦适用于FinFET装置，诸如图1A的装置10。于图1B所示的制作点，已在产品100上面形成绝缘材料层135、140，即层间介电材料。附图中未绘示诸如接触蚀刻终止层及类似者的其它材料层。源极/漏极接触结构140连接至源极/漏极区135，称为「CA」接触部，并且栅极接触结构145连接至栅极电极120，称为「CB」接触部。亦绘示于图1B中的是产品100的多阶金属化系统的第一金属化层，即所谓的M1层，其形成于绝缘材料层140中，例如：低k绝缘材料。提供多个传导贯孔，即所谓的V0贯孔150，用以在装置阶接触部(CA接触部140及CB接触部145)与M1层之间建立电连接。M1层一般包括多条视需要跨布产品100布线的金属线155。

为了防止介电崩溃以及所产生的介于CA接触部140与CB接触部145之间的短路，在两者之间提供充分的介电材料厚度，称为最小介电距离。此介电间隔距离是以箭号160来表示。然而，由于形成贯孔150时固有的错准，介于贯孔150与CB接触部145之间的距离可小于距离160，如间隔距离165所示。若要因应对准变异，产品100设计成使得距离165大于最坏情况错准条件下的最小介电距离。结果是，产品100的设计中介于CA接触部140与CB接触部145之间的距离增加，导致图型密度降低。

本发明是针对可避免，或至少降低以上所指认问题中一或多者的效应的各种方法及产生的装置。

发明内容