[发明专利]先进纳米工艺下FPGA面积建模方法

说明书

本发明属于集成电路技术领域，具体为先进纳米工艺下的FPGA面积建模方法。本发明主要结合纳米工艺设计规则DRC参数和FPGA芯片版图自身特色，从其电路低层基本组成子电路的版图特性出发进行面积建模。例如，对于可编程互连电路，最重要的低层基本组成子电路有NMOS传输管和CMOS反相器：对于NMOS传输管，结合纳米工艺设计规则DRC参数，研究了两端都不共用的晶体管、一端共用的晶体管、两端共用的晶体管等版图实现技术，提出了面积评估模型；对于CMOS反相器，研究了栅折叠结构的版图实现技术、以及不同尺寸不同折叠数的对面积的影响，提出了面积评估模型；其它基本组成子电路面积模型采用类似的方法。本发明能够准确地在电路设计的前期对版图的面积做准确的预测。

技术领域

本发明属于集成电路技术领域，具体涉及一种对FPGA电路的面积建模方法。

背景技术

对于FPGA芯片设计而言，设计实现的面积是一个很重要的评估参数。可以用实际的芯片中的版图的面积来衡量，但这样做需要对电路做一个全面的实现，这样的工作往往不能在短时间内完成，所以不能作为前期评估的手段。

目前学术界有对FPGA进行面积建模方法的研究，学术界往往采用最小等效晶体管数量法、多项式拟合法等[1-6]，这些方法没有考虑纳米小工艺下FPGA版图设计特性，如源漏共用、栅折叠多指结构等先进工艺版图设计策略，已不适用，本发明提出基于先进纳米工艺FPGA电路版图实现的规则与特性，提出基于先进纳米工艺的FPGA版图特性的面积模型，将纳米工艺设计规则DRC(Design Rule Checking)参数和FPGA中源漏共用、栅折叠多指结构版图实现等技术融入面积模型，能够准确地在电路设计的前期对版图的面积做准确的预测，克服了当前文献中出现的版图面积预测过于保守，与先进纳米工艺FPGA实际版图脱节的问题。

参考文献：

[1]BETZ V,ROSE J,MARQUARDT A.Architecture and CAD for Deep-SubmicronFPGAS[J].Springer International,1999,497

[2]KUON I,ROSE J.Measuring the Gap Between FPGAs and ASICs[J].IEEETransactions on Computer-Aided Design of Integrated Circuits and Systems,2007,26(2):203-15.

[3]KUON I,ROSE J.Exploring Area and Delay Tradeoffs in FPGAs WithArchitecture and Automated Transistor Design[J].Very Large Scale IntegrationSystems IEEE Transactions on,2011,19(1):71-84.

[4]KUON I,ROSE J.Measuring the Navigating the Gap Between FPGAs andASICs[D].CANADA:University of Toronto,2008.

[5]KHAN F F,YE A.An evaluation on the accuracy of the minimum widthtransistor area models in ranking the layout area of FPGA architectures[A].In:proceedings of the International Conference on Field Programmable Logicand Applications[C],F,2016.