[发明专利]一种功率管驱动电路

说明书

本发明涉及功率管控制技术领域，尤其涉及一种功率管驱动电路，包括电压比较器、与非门、第一非门、第二非门、与门、第一缓冲器、第二缓冲器、第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管和电流源，在被驱动功率管由关断到导通过程中，通过电流源的较小电流对被驱动的功率管栅极电容充电，使得功率管缓慢开启，从而减小功率管开启过程中栅极电压过冲和振荡、减缓功率管漏极电压下降速度、减小功率管电流尖峰，从而达到保护功率管、优化EMI问题、减少功率管在开启过程中对系统其它电路产生的电磁干扰的目的，在功率管完成开启后，通过大电流对功率管栅极电容充电，快速减小功率管导通电阻。

技术领域

本发明涉及功率管控制技术领域，尤其涉及一种功率管驱动电路。

背景技术

功率管作为一种常用开关器件，被广泛应用于电子设备。如图1所示，为功率管的常规应用示意图。基于功率管的性能，理想的功率管开启过程中波形图如图2所示，功率管驱动电路对功率管的栅源寄生电容Cgs充电，当功率管栅极电压上升到其阈值电压Vth时，功率管开始开启，功率管漏极电压开始下降。因为功率管栅极和漏极之间的寄生电容Cgd构成了密勒电容，在功率管漏极电压下降过程中功率管栅极电压在保持在等于Vth，此时功率管工作在饱和区。直至漏极电压下降到接近0V之后，功率管栅极电压继续上升，之后功率管工作在线性区。

但实际应用中，功率管驱动电路的传统结构如图3所示，Buffer1和Buffer2通常是一串驱动电流逐级增大的反向器，当输入端的控制信号由低电平变为高电平时，Buffer1快速将下管N1的栅极拉低，使下管N1快速关断；Buffer2快速将上管P1的栅极拉低，使上管P1快速导通，P1导通后，电流从电源通过上管P1流入功率管栅极，开启功率管。当功率管的栅极电压高于其阈值电压Vth后就会产生导通功耗，功率管的导通损耗与功率管导通电阻成正比，而功率管的导通电阻随栅极电压增大而减小。为了减小功率管导通损耗，需要减小功率管导通电阻，因此通常的电路设计中会将上管P1的漏极输出电流设计得很大，以提高功率管栅极电压的上升速度。

如图4所示，为传统的功率管驱动电路的波形示意图。当上管P1的漏极输出电流设计的很大时，功率管栅极电压上升很快，会导致在功率管密勒平台电压处产生较大的电压振荡波形，并伴随较大的电压过冲，而栅极电压过冲和较大的功率管电流可能引起功率管损坏，从而降低系统的可靠性。另外，由于功率管栅极电压快速上升的同时伴随漏极电压快速下降和功率管电流快速上升，基于dv/dt产生电场、di/dt产生磁场的原理，必然会导致电场干扰和磁场干扰，这两种干扰都会对功率管周围运行的电子设备造成不能忍受的电磁干扰，引起系统EMI性能下降，电磁干扰严重时，会导致整个电子系统失灵。

发明内容

针对现有技术中的问题，本发明提供一种可减小功率管栅极电压过冲的功率管驱动电路。

为实现以上技术目的，本发明的技术方案是：一种功率管驱动电路，包括电压比较器、与非门、第一非门、第二非门、与门、第一缓冲器、第二缓冲器、第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管和电流源，所述第一缓冲器用于驱动第一PMOS管，所述第二缓冲器用于驱动第一NMOS管；

所述第一PMOS管的栅极与第一缓冲器的输出端相连；

所述第一PMOS管的源极、第二PMOS管的源极和第三PMOS管的源极相连且与电源连接；

所述第一PMOS管的漏极、第二PMOS管的漏极、第一NMOS管的漏极和电压比较器的同相输入端相连且与被驱动功率管的栅极相连；

所述第二PMOS管的栅极、第三PMOS管的栅极、第三PMOS管的漏极和第二NMOS管的漏极相连；

所述第二NMOS管的栅极与与门的输出端相连，源极经电流源后接地线；

所述第一NMOS管的栅极与第二缓冲器的输出端相连，源极接地线；