[发明专利]神经网络FPGA

说明书

技术领域

本发明涉及集成电路技术。

背景技术

神经网络具有运算速度快、消耗资源少等优点，运用于诸多方面且取得了较佳结果，具有很高的研究与运用价值。

FPGA数字集成电路具有开发时间短、灵活性高等优点，非常适合少量产品定制。

发明内容

本发明所要解决的技术问题是，提供一种用于神经网络运算的FPGA，具有高速运算的优点。

本发明解决所述技术问题采用的技术方案是，神经网络FPGA，其特征在于，包括N个神经元电路，N为大于1的整数，其中，每一个神经元电路包括下述部分：

N个第一乘法单元，每个第一乘法单元包括两个输入端和一个输出端；每个第一乘法单元的输出分别作为第一加法单元的输入之一；

第一加法单元，其输出端连接到第四加法单元的第一输入端；

N个第二乘法单元，每个第二乘法单元包括两个输入端和一个输出端；每个第二乘法单元的输出分别作为第二加法单元的输入之一；

第二加法单元，其输出端连接到第三加法单元的一个输入端；

N个神经元乘法单元，每个神经元乘法单元包括两个输入端和一个输出端；每个神经元乘法单元的输出分别作为第三加法单元的输入之一；各个神经元乘法单元与各个神经元电路一一对应；

第三加法单元，其输出端接第四加法单元的第二输入端；

第四加法单元，其输出端接函数单元的输入端；

函数单元，其输出端接与其所在的神经元电路对应的神经元乘法单元的第一输入端。

本发明的有益效果是，本发明将神经元特性用数字量量化、并用乘加运算表示之间的相互影响关系，以此集成的神经电路芯片具有运算速度快、资源消耗少等优点。

附图说明

图1是神经元数量为2时，第一个神经元的连接关系图。

图2是神经元数量为2时，第二个神经元的连接关系图。

图3是神经元数量为2时，第一个神经元的电路图。

图4是神经元数量为2时，第二个神经元的电路图。

图5是神经元数量为3时，第一个神经元的连接关系图。

图6是神经元数量为3时，第二个神经元的连接关系图。

图7是神经元数量为3时，第三个神经元的连接关系图。

图8是神经元数量为3时，第一个神经元的电路图。

图9是神经元数量为3时，第二个神经元的电路图。

图10是神经元数量为3时，第三个神经元的电路图。

图11是神经元数量为N时，第1个神经元的连接关系图。

图12是神经元数量为N时，第2个神经元的连接关系图。

图13是神经元数量为N时，第i个神经元的连接关系图。

图14是神经元数量为N时，第1个神经元的电路图。

图15是神经元数量为N时，第2个神经元的电路图。

图16是神经元数量为N时，第i个神经元的电路图。

图17是实施例4的神经元的连接关系图。

具体实施方式

神经网络FPGA，包括N个神经元电路，其中，每一个神经元电路包括下述部分：

N个第一乘法单元，每个第一乘法单元包括两个输入端和一个输出端；每个第一乘法单元的输出分别作为第一加法单元的输入之一；

第一加法单元，其输出端连接到第四加法单元的第一输入端；

N个第二乘法单元，每个第二乘法单元包括两个输入端和一个输出端；每个第二乘法单元的输出分别作为第二加法单元的输入之一；

第二加法单元，其输出端连接到第三加法单元的一个输入端；

N个神经元乘法单元，每个神经元乘法单元包括两个输入端和一个输出端；每个神经元乘法单元的输出分别作为第三加法单元的输入之一；各个神经元乘法单元与各个神经元电路一一对应；

第三加法单元，其输出端接第四加法单元的第二输入端；

第四加法单元，其输出端接函数单元的输入端；

函数单元，其输出端接与本神经元电路对应的神经元乘法单元的第一输入端。

实施例1：神经元数量为2的实施例

参见图1～4。

以X代表神经元，f(·)表示函数单元，本实施例包括X1、X2两个神经元，图1为第一个神经元X1的电路图，图2为第二个神经元X2的电路图。两个神经元电路的电路图结构是相同的。

图1、3示出了第一个神经元电路，包括：