[发明专利]一种基于嵌套状态机的嵌入式软件硬件化方法

说明书

技术领域

本发明涉及集成电路设计技术领域，更具体涉及一种基于嵌套状态机的嵌入式软件硬件化方法。

背景技术

随着市场对CPU芯片产品的使用面越来越广，对速度、性能等方面的要求越来越高，同时要求产品的开发时间越来越短，而软件功能和系统却越来越复杂，要求实时处理的多媒体等大型文件的处理要求越来越多，以及手持型数字设备飞速发展的需要，有的还需要实时在线快速改变逻辑功能，尤其是对低功耗的需求越来越严格，仅仅采用软件的方式已经远远不能满足这些市场发展的实际需要。同时，随着半导体设计加工技术的飞速发展以及设计水平的自动化程度的提高，极大地降低了嵌入式微处理器的设计难度。为软件硬件化的普及发展带来了极大的促进作用。

我们看到越来越多的嵌入式处理器集成了硬件的视频处理逻辑、网络处理逻辑、专用处理电路等等，不少公司已经把语音图像功能也硬件化了，并集成到嵌入式微处理器中，甚至有的微处理器为了满足网络化的需求，不仅在其上集成了网络电视接口，更将TCP/IP协议也用硬件逻辑电路实现了。这样就大大减轻了CPU和软件开发的难度和工作量。因为嵌入式微处理器与互联网的连接越来越紧密，需要处理多媒体信息的要求越来越强。仅仅依靠软件则其功耗和速度越来越不能满足整个系统要求。以前的嵌入式微处理器性能的提高，主要以来提高主频或处理器的尾数来实现，随着市场对性能和速度的要求越来越高，以及处理器设计技术和生产工艺的不断发展以及对整机功耗的限制，处理器突破性的性能提升还必须依赖处理器新的体系结构以及软件硬件化等新的技术手段来实现。

发明内容

本发明要解决的技术问题是相比于处理器内核配合内存运行程序的架构如何简化电路结构节省芯片面积，并且保持外围电路结构提高电路设计效率，以及解决软件硬件化过程中需要大量复杂状态切换而传统状态机中逻辑延时过高的问题。为了解决上述技术问题，本发明提供了一种基于嵌套状态机的嵌入式软件硬件化方法，包括：与嵌入式芯片片上外围模块相连的读写状态控制电路、与读写控制电路相连接的核心嵌套状态机电路、所述读写状态控制电路与所述核心嵌套状态机电路互相配合完成对所述嵌入式芯片片上外围模块的程序控制外围模块,所述读写状态控制电路的输入信号由所述核心嵌套状态机电路给出,通过多路选择器选择读出以及写入所述外围模块的特殊功能寄存器地址，并同时对所述外围模块进行读写使能。

所述读写状态控制电路的输入信号由所述核心嵌套状态机电路给出，读取某特定地址的所述特殊功能寄存器中数据后通过译码电路输入给所述核心嵌套状态机电路以进行所述外围模块相关状态的判断。

所述读写状态控制电路的输入信号由所述核心嵌套状态机电路给出，向某一地址特殊功能寄存器写入数据时，所述核心嵌套状态机电路的输出状态信号通过所述多路选择器同时选择所述特殊功能寄存器地址以及所需写入数据。

与所述读写控制电路相连接的核心嵌套状态机电路,主状态机的输入信号由子状态机以及读状态控制电路给入，通过输入到所述主状态机的子状态机输出状态以及所述主状态机当前状态进行逻辑判断跳转状态，所述主状态机的跳转状态输出给所述子状态机用于所述子状态机运行使能。

与所述读写控制电路相连接的核心嵌套状态机电路，子状态机的输入信号由主状态机分状态使能输出以及读控制电路的状态译码输出给入，用于判断跳转到下一主状态以及在当前子状态机中对读写控制电路进行控制。

所述多路选择器引入不参与输入逻辑判断以及不进行状态输出的空状态，使得当子状态机不被使能时当前状态不影响主状态机跳转以及再次使能子状态机时从子状态机起始状态开始跳转。

与读写控制电路相连接的核心嵌套状态机电路，根据所需要硬件化的软件操作复杂程度设置嵌套状态机层数，对于第一层状态的行为参照所述主状态机行为模型，其它各层参照所述子状态机行为模型。

基于嵌套状态机以及读写控制电路可同时控制的所述外围模块存在至少包括一个或一种。

所述嵌入式软件硬件化方法适用于外围模块的硬件功能扩展，扩展后的外围电路可用于处理器和运行内存构成的片上系统中。

本发明提供了一种基于嵌套状态机的嵌入式软件硬件化方法，相比于处理器内核配合内存运行程序的架构大大简化电路结构节省芯片面积，并且不需要修改外围电路结构提高电路设计效率，其中嵌套状态机的设计也解决了软件硬件化过程中需要大量复杂状态切换而传统状态机中逻辑延时过高的问题。

附图说明