[发明专利]具有触发序列发生器的DMA控制器

说明书

本公开涉及具有触发序列发生器的DMA控制器。DMA控制器包括内置的计时序列发生器，该内置的计时序列发生器允许DMA控制器周期性地和/或非等距地触发数据移动，而不会唤醒CPU或其它外设。

技术领域

本发明涉及直接存储器存取(DMA)控制器，并且更具体地，涉及具有触发序列发生器的DMA控制器。

背景技术

直接存储器存取是用于允许例如来自外围装置的数据被转移到存储器而不需要处理器的干预的技术，这使处理器能够并行地执行其它任务。数据转移任务由DMA控制器而不是处理器来管理。图1例示了用于诸如微控制器单元(MCU)和数字信号处理器(DSP)的各种集成电路芯片上的常规DMA控制器10。DMA控制器10位于诸如AHB(高级高性能总线)或AXI(高级可扩展接口)的第一高速总线12和低速从总线14之间。可以理解，AHB和AXI总线主机在许多方面是不同的，但DMA控制器可用于这两种系统。高速总线12用于将数据移入和移出存储器(未示出)。诸如中央处理单元(CPU)的处理器经由低速总线14连接到DMA控制器10，并且向DMA控制器10提供信息以配置DMA控制器10。也就是说，CPU指示DMA控制器10有多少数据要移动，在哪里获取数据(源地址)以及将数据移动到哪里(目的地地址)。

DMA控制器10包括数据路径16、地址路径18、控制和仲裁逻辑20以及DMA程序模型和数据转移描述符逻辑22。数据路径16表示要从源地址转移到目的地地址的数据的路径，而地址路径18是源地址和目的地地址的路径。控制和仲裁逻辑20通过例如将源/目的地地址放在高速总线12上并递减计数器(例如，如果移动8个字，则从7减到0)控制循环来安排与高速总线12的数据交换并管理数据转移。DMA控制器10通过加载描述关于源/目的地、突发大小、转移的长度等的所有细节的转移配置(例如，描述符)来执行操作。程序模型和数据转移描述符逻辑22从低速总线14接收该描述符信息来管理转移。

当外部触发(诸如来自CPU的软件触发或者由诸如计时器的片上外设启动并由DMA程序模型和数据转移描述符逻辑22接收的硬件触发)到达时，DMA控制器10将开始从指定的源地址获取数据，并将获取的数据移动到指定的目的地地址，直到转移了指定的数据量。如上所述，在此时间段期间，处理器(CPU)在数据移动期间不需要进行干预，因此它被释放用于其它任务或者可以睡眠。

在一些情况下，周期性地进行数据移动，数据转移之间的间隔是等距的或不等距的。可以使用由CPU发出的软件触发或来自另一片上外设(如计时器)的硬件触发来启动此类周期性数据移动。如果使用来自CPU的软件触发，则CPU必须保持唤醒，以便它可以触发DMA转移请求。这在功耗是关键设计目标的诸如计量或医疗装置的一些应用中效率不高。另一方面，如果使用片上计时器，则在DMA转移之间的间隔不均匀分布的情况下需要软件来刷新计时器的计时模数，这也需要CPU干预。此外，对于一些芯片，只有一个计时器资源可用，但是可能需要该计时器用于其它应用。

因此，具有触发DMA活动同时允许CPU睡眠并且同时不捆绑其它芯片资源的方法将是有利的。

附图说明

本发明的实施例在本文中以示例的方式例示出，并且不受附图的限制，在附图中相同的附图标记指示相似的元件。附图中的元件为了简单和清楚而被例示出，并且不一定按比例绘制。作为示例，通过参考附图的以下详细描述，所公开的实施例的各个方面、特征和益处将变得更加明显，其中：

图1是常规DMA控制器的示意性框图；

图2是根据本发明的实施例的DMA控制器的示意性框图；

图3是例示使用与各种外围装置连接的根据本发明的实施例的DMA控制器的数据的示例流的示意图；以及

图4是根据本发明的实施例的触发DMA的方法的流程图。

具体实施方式