[发明专利]具有触发序列发生器的DMA控制器

权利要求书

1.一种直接存储器存取DMA控制器，其通过低速总线连接到中央处理单元并通过高速总线连接到存储器，其中所述直接存储器存取DMA控制器将数据从源数据地址转移到目的地地址，所述直接存储器存取DMA控制器包括：

连接到所述高速总线的数据路径，用于通过所述高速总线将数据转移到所述存储器；

连接到所述高速总线的地址路径，用于指示要存储被转移到所述高速总线的所述数据的存储器地址；

连接到所述地址路径和所述数据路径的控制和仲裁单元，其中所述控制和仲裁单元控制所述直接存储器存取DMA控制器的数据移动操作；

连接到所述低速总线的直接存储器存取DMA程序模块，用于启动通过所述数据路径在所述高速总线和所述低速总线之间的数据移动；以及

连接到所述控制和仲裁单元和所述直接存储器存取DMA程序模块的内置的触发序列发生器，其中所述触发序列发生器将使所述直接存储器存取DMA程序模块启动数据移动操作的内部触发输出到所述直接存储器存取DMA程序模块。

2.根据权利要求1所述的直接存储器存取DMA控制器，其中所述触发序列发生器包括存储多个计时器模数的计时器模数缓冲器，其中每个计时器模数指示对应的数据移动操作所需的时间。

3.根据权利要求1所述的直接存储器存取DMA控制器，其中所述模数缓冲器包括寄存器文件和查找表中的至少一个。

4.根据权利要求1所述的直接存储器存取DMA控制器，其中，所述触发序列发生器包括在经过预定时间之后产生内部触发信号的计时器。

5.根据权利要求4所述的直接存储器存取DMA控制器，其中所述计时器从所述预定时间向下计数到零，并且当所述计时器达到零时，所述计时器产生所述内部触发。

6.根据权利要求4所述的直接存储器存取DMA控制器，其中所述计时器从零向上计数到所述预定时间，并且当计数等于所述预定时间时，所述计时器产生所述内部触发。

7.根据权利要求1所述的直接存储器存取DMA控制器，其中所述触发序列发生器包括多路复用器，所述多路复用器接收外部触发信号和内部计时器触发信号，并将所述内部触发输出到所述直接存储器存取DMA程序模块。

8.根据权利要求7所述的直接存储器存取DMA控制器，其中所述多路复用器进一步接收来自所述直接存储器存取DMA程序模块的触发选择信号，所述触发选择信号指示将所述外部触发信号和所述内部计时器触发信号中的哪一个作为所述内部触发输出。

9.根据权利要求1所述的直接存储器存取DMA控制器，其中所述触发序列发生器包括：

计时器模数缓冲器，其连接到所述控制和仲裁单元用于存储多个计时器模数，以及连接到所述直接存储器存取DMA程序模块用于接收存储在缓冲器中的多个计时器模数的当前计时模数的索引，其中当前计时器模数指示当前数据移动操作的间隔；

连接到所述缓冲器的计时器，用于接收所述当前计时器模数，并产生指示所述当前数据移动操作的完成的内部计时器触发信号；以及

多路复用器，连接到所述计时器并接收所述内部触发信号，其中所述多路复用器基于选择信号将所述内部触发信号和外部触发信号之一输出到所述直接存储器存取DMA程序模块。

10.根据权利要求9所述的触发序列发生器，其中，所述计时器从所述当前计时器模数的值向下计数，并且所述预定值等于零。

11.根据权利要求9所述的触发序列发生器，其中所述计时器从零向上计数，并且所述预定值等于所述当前计时器模数。

12.根据权利要求9所述的触发序列发生器，其中从所述直接存储器存取DMA程序模块接收所述选择信号。