[发明专利]一种FPGA芯片、高速接口互联系统及实现互联的方法

权利要求书

1.一种高速接口的互联系统，其特征在于，包括FPGA芯片，FPGA芯片之间通过高速接口互联，所述FPGA芯片包括高速接口和训练单元，所述高速接口包括高速接口模块，高速接口模块连接有发送模块和接收模块；

训练单元包括数据选择模块，所述数据选择模块连接有训练模块和检测模块；数据选择模块连接有设计模块；数据选择模块与高速接口模块连接；

所述高速接口数量为若干个，训练单元的数量与高速接口数量相同；

FPGA芯片数量为两个，分别为第一FPGA芯片和第二FPGA芯片；

第一FPGA芯片的发送模块与第二FPGA芯片的接收模块连接；

第二FPGA芯片的发送模块与第一FPGA芯片的接收模块连接；

第一FPGA芯片的训练模块和数据选择模块均分别与第二FPGA芯片检测模块连接；

第二FPGA芯片的训练模块和数据选择模块均分别与第一FPGA芯片检测模块连接；

该系统具体实现互联的过程包括：

(1)第一FPGA芯片的发送通路跟第二FPGA芯片的接收通路互联过程，具体步骤如下：

步骤11：系统上电，第一FPGA芯片的数据选择模块选择发送训练序列；

步骤12：第一FPGA芯片向第二FPGA芯片发送训练序列；

步骤13：第二FPGA芯片的接收模块依次通过高速接口模块和数据选择模块将接收到的训练序列传输到第二FPGA芯片的检测模块进行检测；

步骤14：若第二FPGA芯片的检测模块检测到第二FPGA芯片成功接收到训练序列，则告知第一FPGA芯片已经接受成功，第一FPGA芯片训练模块停止训练，第一FPGA芯片数据选择模块停止输出训练数据，等待第一FPGA芯片设计模块输出数据；若接收失败，执行步骤12；

若第一FPGA芯片循环发送N次训练序列，第二FPGA芯片仍未告知正确接收训练序列，第一FPGA芯片则给出复位信号，复位第一FPGA芯片中的逻辑；

若第二FPGA芯片在设定的时间阈值内没有收到训练序列，第二FPGA芯片给出复位信号，复位第二FPGA芯片中的逻辑；

(2)第二FPGA芯片的发送通路跟第一FPGA芯片的接收通路互联过程，具体步骤如下：

步骤21：系统上电，第二FPGA芯片的数据选择模块选择发送训练序列；

步骤22：第二FPGA芯片向第一FPGA芯片发送训练序列；

步骤23：第一FPGA芯片的接收模块依次通过高速接口模块和数据选择模块将接收到的训练序列传输到第一FPGA芯片的检测模块进行检测；

步骤24：若第一FPGA芯片的检测模块检测到第一FPGA芯片成功接收到训练序列，则告知第二FPGA芯片已经接受成功，第二FPGA芯片训练模块停止训练，第二FPGA芯片数据选择模块停止输出训练数据，等待第二FPGA芯片设计模块输出数据；若接收失败，执行步骤22；

若第二FPGA芯片循环发送N次训练序列，第一FPGA芯片仍未告知正确接收训练序列，第二FPGA芯片则给出复位信号，复位第二FPGA芯片中的逻辑；

若第一FPGA芯片在设定的时间阈值内没有收到训练序列，第一FPGA芯片给出复位信号，复位第一FPGA芯片中的逻辑。

2.一种高速接口互联系统实现自动化互联的方法，其特征在于，包括如下过程；

(1)第一FPGA芯片的发送通路跟第二FPGA芯片的接收通路互联过程，具体步骤如下：

步骤11：系统上电，第一FPGA芯片的数据选择模块选择发送训练序列；

步骤12：第一FPGA芯片向第二FPGA芯片发送训练序列；

步骤13：第二FPGA芯片的接收模块依次通过高速接口模块和数据选择模块将接收到的训练序列传输到第二FPGA芯片的检测模块进行检测；

步骤14：若第二FPGA芯片的检测模块检测到第二FPGA芯片成功接收到训练序列，则告知第一FPGA芯片已经接受成功，第一FPGA芯片训练模块停止训练，第一FPGA芯片数据选择模块停止输出训练数据，等待第一FPGA芯片设计模块输出数据；若接收失败，执行步骤12；

若第一FPGA芯片循环发送N次训练序列，第二FPGA芯片仍未告知正确接收训练序列，第一FPGA芯片则给出复位信号，复位第一FPGA芯片中的逻辑；

若第二FPGA芯片在设定的时间阈值内没有收到训练序列，第二FPGA芯片给出复位信号，复位第二FPGA芯片中的逻辑；

(2)第二FPGA芯片的发送通路跟第一FPGA芯片的接收通路互联过程，具体步骤如下：

步骤21：系统上电，第二FPGA芯片的数据选择模块选择发送训练序列；

步骤22：第二FPGA芯片向第一FPGA芯片发送训练序列；

步骤23：第一FPGA芯片的接收模块依次通过高速接口模块和数据选择模块将接收到的训练序列传输到第一FPGA芯片的检测模块进行检测；

步骤24：若第一FPGA芯片的检测模块检测到第一FPGA芯片成功接收到训练序列，则告知第二FPGA芯片已经接受成功，第二FPGA芯片训练模块停止训练，第二FPGA芯片数据选择模块停止输出训练数据，等待第二FPGA芯片设计模块输出数据；若接收失败，执行步骤22；

若第二FPGA芯片循环发送N次训练序列，第一FPGA芯片仍未告知正确接收训练序列，第二FPGA芯片则给出复位信号，复位第二FPGA芯片中的逻辑；

若第一FPGA芯片在设定的时间阈值内没有收到训练序列，第一FPGA芯片给出复位信号，复位第一FPGA芯片中的逻辑。