[发明专利]一种并行通信方法

说明书

本发明公开了一种并行通信方法，用于并行通信的总线连接在一主机与一从机之间，该总线包括一地址数据总线、一读写选择线及一使能锁存线，通信时，主机通过控制使能锁存线的电平有效或无效，使从机进入或退出通信状态；主机通过控制所述读写选择线的电平高低，使从机获悉主机需要通过所述地址数据总线写数据或读数据；写数据时，主机改变所述读写选择线的电平，使从机获悉主机通过所述地址数据总线写数据完毕以输入主机输出的写数据；读数据时，主机改变所述读写选择线的电平，使从机获悉主机释放所述地址数据总线完毕以输出读数据给主机。采用该并行通信方法需要主机的引脚数较少、时序环节少、时序宽松且无逻辑冲突，满足用户需求。

技术领域

本发明涉及数字电路系统通信领域，尤其涉及一种并行通信方法。

背景技术

近些年来，许多应用把主机(如MCU)与从机(如FPGA)配合起来成为最佳搭档。比如，MCU负责系统初始化、参数和端口配置等低速功能，FPGA负责数据处理、存取和传输等高速功能。那么此时MCU与FPGA之间的通信问题变得非常突出。FPGA属于可编程器件，引脚的功能允许任意定义，引脚数通常也足够多，而且，FPGA本质上是一种硬件，它能够实现严格的时序控制。因此，设计MCU与FPGA通信总线的关键点或者说瓶颈在于MCU的特性。现有的MCU由于把程序存储器和数据存储器集成到片内，已不需要再扩展外部存储器，因此几乎所有的MCU(尤其是低端MCU)都取消了传统的地址总线和数据总线，引脚I/O均为标准的外设接口，此做法大大提高了MCU的易用性、高效性和灵活性。但诸多的标准外设接口并没有一种是专门用于与FPGA进行互联的，因而通过控制普通I/O端口实现与FPGA通信成为最简单可行的方法。另外，由于高速、大容量的处理任务交给了FPGA独立完成，总线上并没有高负荷的数据吞吐。因此它对于速度和实时性的要求不高，主要考虑操作简单，易于实现。归纳起来，采用这种方法存在两个约束条件，第一，MCU主要用于控制，引脚是MCU最珍贵的资源之一，通常没有过多的引脚用于通信；第二，MCU用程序控制I/O口的方式来模拟总线时序，并非真正逻辑电路产生的并发时序，它不能严格控制信号间的时序匹配。

现有并行总线进行通信时存在或多或少的问题，现举三种常用的各种芯片级通信并行总线为例：1)如图5和图6所示的PC机ISA总线，其总线引脚数为30条，具体包括地址总线：A0-A15、数据总线：D0-D15、控制总线：CS#，RD#，WR#，其优点在于时序环节较少，缺点在于总线引脚数多；2)如图7和图8所示的MCS-51单片机总线，其总线引脚数为20条，具体包括地址/数据总线：AD0-AD15、控制总线：ALE，CS#，RD#，WR#，其优点在于总线引脚数相对较少，缺点在于时序环节多；3)如图9和图10所示的HCS12单片机MEBI总线，其总线引脚数为18条，具体包括地址/数据总线：AD0-AD15、控制总线：ECLK，R/W#，其优点在于总线引脚数最少，时序环节相对较少，缺点在于出现逻辑冲突(灰色部分)。

鉴于此，需要设计一种引脚数少、时序环节少、时序宽松且无逻辑冲突的并行通信方法。

发明内容

本发明所要解决的技术问题在于提供一种引脚数少、时序环节少、时序宽松且无逻辑冲突的并行通信方法。

为了解决上述技术问题，本发明公开了如下技术方案：一种并行通信方法，用于并行通信的总线连接在一主机与一从机之间，该总线包括一地址数据总线、一读写选择线及一使能锁存线，通信时，主机通过控制使能锁存线的电平有效或无效，使从机进入或退出通信状态；主机通过控制所述读写选择线的电平高低，使从机获悉主机需要通过所述地址数据总线写数据或读数据；写数据时，主机改变所述读写选择线的电平，使从机获悉主机通过所述地址数据总线写数据完毕以输入主机输出的写数据；读数据时，主机改变所述读写选择线的电平，使从机获悉主机释放所述地址数据总线完毕以输出读数据给主机。