[发明专利]一种并行通信方法

权利要求书

1.一种并行通信方法，其特征在于，用于并行通信的总线连接在一主机与一从机之间，该总线包括一地址数据总线、一读写选择线及一使能锁存线，通信时，主机通过控制使能锁存线的电平有效或无效，使从机进入或退出通信状态；主机通过控制所述读写选择线的电平高低，使从机获悉主机需要通过所述地址数据总线写数据或读数据；对于写操作的过程，主机写数据完毕后，主机改变所述读写选择线的电平，使从机获悉主机通过所述地址数据总线写数据完毕以输入主机输出的写数据；对于读操作的过程，主机释放地址数据总线完毕后，主机改变所述读写选择线的电平，使从机获悉主机释放所述地址数据总线完毕以输出读数据给主机。

2.根据权利要求1所述的并行通信方法，其特征在于，主机通过控制使能锁存线的电平有效或无效，使从机进入或退出通信状态；主机通过控制所述读写选择线的电平高低，使从机获悉主机需要通过所述地址数据总线写数据，对于写操作的过程，主机写数据完毕后，主机改变所述读写选择线的电平，使从机获悉主机通过所述地址数据总线写数据完毕以输入主机输出的写数据的具体步骤包括：

所述主机通过所述地址数据总线输出地址；

所述主机控制所述读写选择线的电平对应为写有效；

所述主机控制所述使能锁存线的电平有效，所述从机检测所述使能锁存线的电平有效时进入通信状态，所述从机采样所述主机输出的地址并识别所述读写选择线的电平以获悉所述主机需要写数据；

所述主机通过所述地址数据总线写入数据；

所述主机写数据完毕后改变所述读写选择线的电平，所述从机检测所述读写选择线的电平改变时，通过所述地址数据总线采样所述主机写入的数据；

所述主机控制所述使能锁存线的电平无效，所述从机检测所述使能锁存线的电平无效时，退出通信状态。

3.根据权利要求1所述的并行通信方法，其特征在于，主机通过控制使能锁存线的电平有效或无效，使从机进入或退出通信状态；主机通过控制所述读写选择线的电平高低，使从机获悉主机需要通过所述地址数据总线读数据，对于读操作的过程，主机释放地址数据总线完毕后，主机改变所述读写选择线的电平，使从机获悉主机释放所述地址数据总线完毕以输出读数据给主机的具体步骤包括：

所述主机通过所述地址数据总线输出地址；

所述主机控制所述读写选择线的电平对应为读有效；

所述主机控制所述使能锁存线的电平有效，所述从机检测所述使能锁存线的电平有效时进入通信状态，所述从机采样所述主机输出的地址并识别所述读写选择线的电平以获悉所述主机需要读数据；

所述主机释放所述地址数据总线；

所述主机释放所述地址数据总线完毕后改变所述读写选择线的电平，所述从机检测所述读写选择线的电平改变时，通过所述地址数据总线输出数据；所述主机读入所述从机输出的数据；

所述主机读入数据完毕后控制所述使能锁存线的电平无效，所述从机检测所述使能锁存线的电平无效时，释放所述地址数据总线并退出通信状态。

4.根据权利要求1所述的并行通信方法，其特征在于，所述主机通过控制使能锁存线的电平有效或无效，使从机进入或退出通信状态具体包括：

主机控制使能锁存线的电平为低电平有效，从机进入通信状态；

主机控制使能锁存线的电平为高电平无效，从机退出通信状态。

5.根据权利要求1所述的并行通信方法，其特征在于，所述主机通过控制所述读写选择线的电平高低，使从机获悉主机需要通过所述地址数据总线写数据或读数据具体包括：

主机控制所述读写选择线的电平为低电平时，从机获悉主机需要通过所述地址数据总线写数据；

主机控制所述读写选择线的电平为高电平时，从机获悉主机需要通过所述地址数据总线读数据。

6.根据权利要求1所述的并行通信方法，其特征在于，所述主机为一MCU、一DSP或一MPU。

7.根据权利要求1所述的并行通信方法，其特征在于，所述从机为一FPGA或一CPLD。