[发明专利]制造半导体器件的方法以及半导体器件

说明书

本申请涉及制造半导体器件的方法以及半导体器件。一种制造竖直导电半导体器件的方法，该方法包括以下步骤：在单晶硅衬底内形成凹部；在该凹部中形成氧化硅晶种层；在该衬底上进行硅的外延生长，同时在该晶种层中生长多晶硅区以及在该衬底的围绕该晶种层的表面区中生长单晶硅区；以及在该多晶硅区中注入掺杂剂种类以形成导电路径，以便使该第二导电端子可从该竖直导电半导体器件的前侧电接入。

技术领域

本发明涉及一种制造集成了竖直导电晶体管的半导体器件的方法，以及涉及一种竖直导电器件。

背景技术

众所周知，术语“竖直沟槽MOS”(VTMOS)一般用于定义一种用于使功率器件能够维持高电压的体系结构。可例如参考图1，根据已知类型的实施例，图1是集成了VTMOS器件3的裸片1的一部分的示意图。VTMOS的一个或多个控制(栅极)区5在单晶硅半导体本体2中在深度方向上延伸，从而使能够在使用中形成竖直导电沟道4(电流i’和i”在其中流动)。为此，源极区7和漏极区9形成在半导体本体2的对应相反表面2a、2b中。漏极区9是形成在半导体本体2的表面2b上的掺杂区。注入区在半导体本体2的表面2a与2b之间的单晶区中延伸、与漏极区9电接触，以形成将使表面1a上的漏极端子的电接触成为可能的导电路径8。以这种方式，VTMOS器件3在同一表面2a上具有栅极G、源极S和漏极D的电接触端子，从而简化了接触步骤(这些接触步骤可以例如经由引线键合来执行)。

裸片1的形成于其中的在使用中作为竖直导电沟道4的部分是VTMOS器件3的有源区域。存在于导电路径8与有源区域之间的是场板沟槽6，该场板沟槽以已知的方式在半导体本体2中在深度方向上延伸。

导电路径8是通过注入并随后热扩散掺杂剂种类形成的，并且沿着VTMOS器件的有源区域的边和在其外部延伸。导电路径8是低电阻路径并且通常被称为“漏极沉降区”。

半导体本体2通常包括例如由单晶硅制成的半导体衬底，在该半导体衬底上延伸的是厚度为几微米(例如，3μm至6μm)的外延层。导电路径8在外延层中贯穿其厚度延伸，而漏极区9基本上在衬底与外延层之间的交界处延伸。

根据外延层的厚度，导电路径8是通过利用对应的注入能量执行的一个或多个连续注入获得的，以便到达漏极区9，从而形成与其的电接触。然而，对于外延层2的较大厚度(具体地，大于3-4μm)而言，注入区可能会在到达漏极区9上遇到一些困难，或根本无法到达该漏极区9。其后果是形成了具有高电阻率的导电路径8(甚至等于VTMOS 3的通态电阻R_ON的30％)。

以SGS-ATES COMPONENTI ELETTRONICI S.P.A的名义提交的意大利专利文献第1101183号描述了一种制造多晶硅的集电极深扩散(沉降)的方法，该文献中多晶被视为是用于获得掺杂剂种类快速扩散的手段。为此，多晶硅柱在具有多晶硅晶种的单晶硅衬底上外延地生长。在外延生长的过程期间，在多晶硅晶种周围存在柱的显著形成(具有基本上梯形形状)，并且在剩余衬底部分中形成单晶硅。过渡区存在于多晶硅柱与单晶区之间。然而，由专利第1101183号所授的实施例呈现了一些缺点。用于外延层生长的温度(700℃与800℃之间)在与高产量兼容的时间内不足够用于厚层(例如，5μm与10μm之间)的生长。例如，为了在与高产量兼容的时间内保证具有足够维持几十伏工作电压的厚度(例如，具有大约6μm的厚度)的外延层的生长，将有必要使用高于1100℃的生长温度。然而，在这些温度条件下，多晶硅晶种不会导致多晶硅柱的形成，而是导致高度缺陷的单晶硅区的形成，这对于本公开的目的而言是不期望的。此外，本申请人发现：由专利第1101183号所授的实施例导致在顶表面(图2中的表面12a)上形成挠曲区域，该挠曲区域是由于多晶硅晶种上以及围绕其的单晶硅上的多晶硅柱的外延生长速率不同而引起的。

因此，有必要提供针对上述问题的解决方案。

发明内容

根据本发明，如所附权利要求书中所定义的，提供了一种制造集成了竖直导电晶体管的半导体器件的方法以及一种竖直导电器件。

附图说明