[发明专利]用于3D集成电路中的互连测试的扫描结构

说明书

一种器件包括第一管芯和堆叠在所述第一管芯之下的第二管芯，所述第一管芯和所述第二管芯之间互连。所述第一管芯或第二管芯中至少一个具有执行功能和提供功能性路径的电路。每个所述第一管芯和第二管芯包括多个锁存器和多个多路复用器，所述多个锁存器包含与每个互连对应的一个锁存器。每个多路复用器分别与所述多个锁存器的相应一个相连，并被设置为从所述功能性路径中接收和选择其中一个扫描测试图案或信号，以在所述第一管芯和第二管芯的扫描链测试期间输出。本发明实施例涉及用于3D集成电路中的互连测试的扫描结构。

技术领域

本发明实施例涉及用于3D集成电路中的互连测试的扫描结构。

背景技术

该3D-IC方法使用标准单镶嵌工艺、晶圆减薄和直接铜-铜热压接合的组合。混合接合是一种更加经济的管芯至晶圆集成工艺，适用于垂直堆叠和高密度的管芯至管芯互连。

通常，直接混合接合与管芯至管芯(D2D)和晶圆上晶圆(WoW)接合兼容。在直接混合接合中，管芯之间的双镶嵌铜和氧化硅混合界面作为全区域衬底接合机构和相应管芯上焊盘和/或通孔之间的导电连接。

测试性设计(DFT，Design-for-Testing或Design for Testability)是指将特定的测试性功能添加到硬件产品设计的集成电路设计技术。DFT部件使得针对设计的硬件开发和应用各类制造测试更加容易。制造测试的目的是验证硬件产品不包含可能对产品的正常运行造成不利影响的制造缺陷。扫描链是DFT工艺中所实施技术的一个示例。

发明内容

根据本发明的一些实施例，提供了一种器件，包括：第一管芯；和第二管芯，堆叠在所述第一管芯之下，所述第一管芯和所述第二管芯之间具有互连件，并且所述第一管芯或第二管芯中的至少一个具有执行功能和提供功能性路径的电路，其中，每个所述第一管芯和所述第二管芯包括：多个锁存器，包括与每个所述互连件对应的相应的锁存器；及多个多路复用器，每个多路复用器连接至所述多个锁存器的相应一个锁存器以及相应的功能性路径，并被设置为从所述功能性路径中接收和选择扫描测试图案或信号，以在所述第一管芯和所述第二管芯的扫描链测试期间输出。

根据本发明的另一些实施例，还提供了一种器件，包括：第一管芯；和第二管芯，堆叠在所述第一管芯之下，所述第一管芯或第二管芯中的至少一个包含电平转换器并且所述第一管芯与第二管芯之间具有互连件，所述第一管芯或第二管芯中的至少一个具有执行功能的电路，所述电路具有功能性路径，其中，每个所述第一管芯和第二管芯包括：多个锁存器和多个多路复用器，所述多个锁存器包含与每个所述互连件对应的相应锁存器，每个多路复用器与所述多个锁存器的相应锁存器和相应的功能性路径相连，并被设置为从所述功能性路径中接收和选择扫描测试图案或信号以在所述第一管芯和第二管芯的扫描链测试期间输出。

根据本发明的另一些实施例，还提供了一种器件，包括：第一管芯，具有设置在其上的多个第一锁存器，其中，所述多个第一锁存器的一个可操作地连接到所述多个第一锁存器的相邻的一个；及第二管芯，具有设置在其上的多个第二锁存器，其中，所述多个第二锁存器的一个可操作地连接到所述多个第二锁存器的相邻的一个，其中，所述第一管芯上的所述多个第一锁存器的每个锁存器对应于所述第二管芯上的所述第二多个锁存器中的一个锁存器，其中，每组对应的锁存器可操作地连接，并且其中，扫描路径包括含有所述多个第一锁存器和多个第二锁存器中的每个的闭环，其中，所述多个第二锁存器的一个通过反相器可操作地连接到所述多个第二锁存器的另一个。

根据本发明的又一些实施例，还提供了一种方法，包括以下步骤：选择具有多个锁存器的互连段，其中，所述多个锁存器中的一个锁存器通过反相器可操作地连接到所述多个锁存器中的另一个锁存器；在所选互连段上执行第一测试：如果所选互连段通过所述第一测试，则显示所选互连段无故障的说明；如果所选互连段未通过所述第一测试：则在所选互连段中的所述多个锁存器上执行第二测试：如果所述多个锁存器未通过所述第二测试，则确定所述故障是固定1故障还是固定0故障；以及确定所述故障的位置。

附图说明