[发明专利]用于3D集成电路中的互连测试的扫描结构

权利要求书

1.一种电子器件，包括：

第一管芯；和

第二管芯，堆叠在所述第一管芯之下，所述第一管芯和所述第二管芯之间具有互连件，并且所述第一管芯或第二管芯中的至少一个具有执行功能和提供功能性路径的电路，

其中，每个所述第一管芯和所述第二管芯包括：

多个锁存器，包括与每个所述互连件对应的相应的锁存器；及

多个多路复用器，每个多路复用器连接至所述多个锁存器的相应一个锁存器以及相应的功能性路径，并被设置为从所述功能性路径中接收和选择扫描测试图案或信号，以在所述第一管芯和所述第二管芯的扫描链测试期间输出，其中，所述第一管芯中的所述多个多路复用器的相应多路复用器与所述第一管芯和所述第二管芯的一个中的所述多个锁存器中的不相邻的锁存器相连。

2.根据权利要求1所述的器件，其中，所述第一管芯和所述第二管芯中的所述多个锁存器包含D触发器。

3.根据权利要求1所述的器件，还包括：多个电平转换器，用于更改在所述第一管芯和所述第二管芯之间传输的信号的振幅。

4.根据权利要求1所述的器件，其中，所述多个多路复用器中的相应一个多路复用器与所述第一管芯中所述多个锁存器的交替锁存器连接。

5.根据权利要求1所述的器件，其中，所述第一管芯具有第一时钟，并且所述第二管芯具有第二时钟，并且所述第一时钟与第二时钟相互同步。

6.根据权利要求1所述的器件，其中，所述多个多路复用器的相应一个多路复用器从所述第一管芯中的对应的一个所述多个锁存器接收一个输入，从所述第一管芯中的功能性路径接收另一个输入，并将输出传输到所述第二管芯中所述多个锁存器的对应的一个锁存器。

7.根据权利要求1所述的器件，其中，所述第一管芯中的所述多个锁存器的一个被连接以将信号输出至所述第二管芯中的所述多个多路复用器的一个，并从所述第一管芯内所述多个锁存器的相邻锁存器接收输入信号，其中，所述相邻锁存器不将信号输出至所述第二管芯中的所述多个多路复用器的任何一个。

8.根据权利要求1所述的器件，其中，所述第一管芯和第二管芯中的所述多个锁存器类型不同。

9.根据权利要求1所述的器件，其中，所述多个锁存器包含所述多个锁存器的子集，所述子集中的每个锁存器将信号从所述第一管芯和第二管芯中的一个传输到所述第一管芯和第二管芯中另一个中的对应的锁存器，并且所述子集中的每个锁存器与所述多个多路复用器的对应一个多路复用器的第一输入相连。

10.根据权利要求1所述的器件，其中，所述多个锁存器连接成链，所述链具有第一扫描链输出，并且除所述多个锁存器的最后一个外的至少一个锁存器的输出被传输至第二扫描链输出。

11.根据权利要求1所述的器件，其中，所述多个多路复用器的两个以上的多路复用器具有用于从所述器件输出信号的分接头。

12.根据权利要求1所述的器件，其中，至少一个第二扫描链输出信号被传输到所述第一管芯或第二管芯的测试控制单元。

13.根据权利要求1所述的器件，其中，所述多个锁存器包含位于所述第一管芯中的第一数目的锁存器和位于所述第二管芯中的第二数目的锁存器，其中，第一数目和第二数目互不相同。

14.根据权利要求12所述的器件，其中，所述多个锁存器包含所述第一管芯中未与对应的多路复用器或功能性路径相连的锁存器，未与对应的多路复用器或功能性路径相连的所述锁存器被配置为通过所述扫描链测试期间使用的伪连接件将信号传输至所述第二管芯中对应的锁存器。