[发明专利]用于CDR的二进制码相位插值电路

说明书

本发明涉及一种用于CDR的二进制码相位插值电路，其包括译码电路，所述译码电路的输出端与相位选择电路以及相位加权电路连接，相位选择电路的输出端与相位加权电路连接；译码电路接收相位控制总线信号，并根据相位控制总线信号同步输出所需的相位选择信号以及相位加权信号，相位选择电路根据译码电路输出的相位选择信号选择输出所需的差分时钟，相位加权电路根据译码电路输出的相位加权信号以及相位选择电路输出的差分时钟输出所需相位的时钟。本发明能有效解决内插权重电流由于开关时序失配引起的竞争冒险和开关电流毛刺，能降低电路的复杂度，适应范围广，安全可靠。

技术领域

本发明涉及一种相位插值电路，尤其是一种用于CDR的二进制码相位插值电路，属于集成电路的技术领域。

背景技术

高速Gb/s串行通信系统中，发射端只发送高速数据不发送高速时钟，接收端接收到带抖动jitter和不确定延时delay的高速数据，根据本地时钟和接收到的数据来提取出采样时钟信息和正确数据，即时钟与数据恢复clock and data recovery：CDR。

传统基于相位内插的时钟与数据恢复电路，由于其结构简单和可多通道复用的优点而得到广泛应用,采用双环反馈系统CDR如图1所示。该电路包含了外部低速参考时钟(REFCLK)1、鉴频器(FD)3、模拟滤波器(Analog filter)6、压控震荡器(VCO)8、分频器(divider)5、外部高速数据(DATA)2、鉴相器(bang-bang PD)4、数字滤波器(digitalfilter)7、以及相位内插器(PI)9。压控振荡器8输出时钟被分频器5分频后送到鉴频器3，鉴频器3将外部输入低频参考时钟1和分频后时钟进行频率比较，鉴频器3的输出经过模拟滤波器6滤波处理之后控制压控震荡器8的工作，锁频环可以做到很宽，来有效抑制内部压控震荡器8的噪声。当达到频率锁定后，压控振荡器8送出多相时钟给相位内插器9并由相位内插器9产生采样钟，输入数据跳变沿和采样钟之间的相位差经鉴相器4比较产生误差信号经过数字滤波器7后控制时钟相位内插模器9，使得采样时钟逐渐逼近数据最佳的采样点，锁相环可以做到比较窄，有效滤出外部噪声。相位内插模器9的线性度和精度决定了CDR的性能进而决定高速电路通信质量。

对于目前通用的二进制码相位内插电路中，N位二进制码需要N个开关和N个电流源，电路结构简单，但是开关动态行为可能引起竞争冒险(开关时间的失配)和总电流信号会叠加电流毛刺(电容耦合)，毛刺的幅度取决于输入控制码引起的开关切换数目。

对于目前常用的基于温度计码相位内插电路，N位二进制码对应2^N-1位温度计码，每个温度计码通过一个开关控制一个单位电流，即2^N-1个开关和2^N-1个电流源，以基于31位温度计码控制电流源的相位内插电路为例，温度计码控制码切换时只有一支电流源变化，因此毛刺最小，但是电路复杂度大，有5到31位译码电路，31根控制线使得电路和版图设计复杂化,尤其版图匹配设计更复杂。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种用于CDR的二进制码相位插值电路，其能有效解决内插权重电流由于开关时序失配引起的竞争冒险和开关电流毛刺，能降低电路的复杂度，适应范围广，安全可靠。

按照本发明提供的技术方案，所述包括译码电路，所述译码电路的输出端与相位选择电路以及相位加权电路连接，相位选择电路的输出端与相位加权电路连接；

译码电路接收相位控制总线信号，并根据相位控制总线信号同步输出所需的相位选择信号以及相位加权信号，相位选择电路根据译码电路输出的相位选择信号选择输出所需的差分时钟，相位加权电路根据译码电路输出的相位加权信号以及相位选择电路输出的差分时钟输出所需相位的时钟。

所述译码电路接收相位控制信号为Q[7:0]时，所述译码电路包括第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第七D触发器、第八D触发器以及第九D触发器；