[发明专利]制造半导体器件的方法

说明书

相关申请的交叉参考

本公开引用于2016年5月11日提交的日本专利申请第2016-095047号的公开，包括说明书、附图和摘要，其全部内容以引用的方式引入本申请。

技术领域

本发明涉及制造半导体器件的方法，并且例如涉及制造具有非易失性存储器的半导体器件的方法。

背景技术

EEPROM(电可擦除和可编程只读存储器)被广泛用作电使能写入和擦除的非易失性半导体存储设备。以目前被广泛使用的闪存所代表的这种存储设备具有被氧化物膜环绕的导电浮置栅电极或者位于MISFET的栅电极下方的陷阱绝缘膜(trap insulating film)，其中，浮置栅极或陷阱绝缘膜中的电荷存储的状态被看作是存储信息并且读取为晶体管阈值。陷阱绝缘膜表示可以存储电荷的绝缘膜，并且一个这样的示例是氮化硅膜。MISFET的阈值通过电荷注入到这种电荷存储区域或者电荷从这种电荷存储区域发射来进行偏移，使得MISFET操作为存储元件。在使用陷阱绝缘膜的非易失性半导体存储设备中，其是使用MONOS(金属-氧化物-氮化物-氧化物-半导体)膜的分裂栅极单元。

在MISFET(金属绝缘体半导体场效应晶体管)的类别中，作为防止由于高电场而生成热载体的技术，已知源极和漏极区域具有LDD结构，该结构包括具有低杂质浓度的半导体区域和具有高杂质浓度的半导体区域。

日本未审查专利申请公开第2008-153567号描述了一种MOSFET(金属氧化物半导体场效应晶体管)被形成在SOI(绝缘体上硅)衬底之上。在该技术中，MOSFET的源极扩散层具有的杂质浓度高于其漏极扩散层的杂质浓度。

日本未审查专利申请公开第1999-144483号描述了在作为MOS(金属氧化物半导体)晶体管的存储单元中，漏极区域比源极区域更广泛地延伸。

发明内容

在分裂栅极存储单元的类别中，随着朝向存储单元的小型化的趋势，需要解决的问题是短沟道特性的恶化和错写的增加。然而，这些问题是折中关系，并且难以同时对这两个问题进行改进。

本发明的上述和进一步的目的和新颖特征将从说明书和附图的以下详细描述中更加完整地明确。

以下简要概述本文将公开的本发明的一个主要方面。

根据本发明的一个方面，提供了一种制造半导体器件的方法，包括以下步骤：使得存储单元在用于分裂栅极MONOS存储器的漏极区域侧上具有晕环(halo)区域，其中存储单元的源极区域具有的深度大于其漏极区域的深度。

根据本发明，增强了半导体器件的性能。

附图说明

图1是根据本发明的第一实施例的半导体器件制造工艺中的步骤的截面图；

图2是半导体器件制造工艺中的紧接在图1所示步骤之后的步骤的截面图；

图3是半导体器件制造工艺中的紧接在图2所示步骤之后的步骤的截面图；

图4是半导体器件制造工艺中的紧接在图3所示步骤之后的步骤的截面图；

图5是半导体器件制造工艺中的紧接在图4所示步骤之后的步骤的截面图；

图6是半导体器件制造工艺中的紧接在图5所示步骤之后的步骤的截面图；

图7是半导体器件制造工艺中的紧接在图6所示步骤之后的步骤的截面图；

图8是半导体器件制造工艺中的紧接在图7所示步骤之后的步骤的截面图；

图9是半导体器件制造工艺中的紧接在图8所示步骤之后的步骤的截面图；

图10是半导体器件制造工艺中的紧接在图9所示步骤之后的步骤的截面图；

图11是半导体器件制造工艺中的紧接在图10所示步骤之后的步骤的截面图；

图12是半导体器件制造工艺中的紧接在图11所示步骤之后的步骤的截面图；

图13是半导体器件制造工艺中的紧接在图12所示步骤之后的步骤的截面图；

图14是半导体器件制造工艺中的紧接在图13所示步骤之后的步骤的截面图；

图15是半导体器件制造工艺中的紧接在图14所示步骤之后的步骤的截面图；

图16是半导体器件制造工艺中的紧接在图15所示步骤之后的步骤的截面图；

图17是半导体器件制造工艺中的紧接在图16所示步骤之后的步骤的截面图；

图18是根据第一实施例的半导体器件的制造方法的变形例中的步骤的截面图；

图19是半导体器件制造工艺中的紧接在图18所示步骤之后的步骤的截面图；