[发明专利]对多路外设进行同步控制的电路及方法

权利要求书

1.一种对多路外设进行同步控制的电路，其特征在于，包括：片上系统SoC和现场可编程门阵列FPGA，其中：

所述SoC的数据线和时钟线各自连接到所述FPGA，与所述FPGA进行数据信号传输和时钟信号传输；

所述FPGA将所述SoC的数据线和时钟线分别分成n,n≥2路，其中的每一路都连接到一外设，与所述外设进行数据信号传输和时钟信号传输；

所述SoC的数据线包含数据输出线和数据输入线，其中：

所述FPGA将所述数据输出线分成n路，每一路连接到一外设，将所述SoC的数据输出线传输的数据信号发送给每个外设；

所述FPGA还包含比较器，所述比较器的输出端与所述SoC的数据输入线连接，所述比较器包含n路输入端，每一路输入端连接到一路外设，所述比较器从n路外设接收数据信号，并比较所接收到的各路数据信号是否相同，如果均相同，则将其中一路数据信号通过所述SoC的数据输入线传输给所述SoC；如果不同，则进行报警。

2.根据权利要求1所述的电路，其特征在于，所述SoC还包含片选线，所述FPGA还包含寄存器，其中：

所述SoC的片选线连接所述FPGA的寄存器，所述寄存器还分别与每一路外设连接；所述SoC对所述FPGA的寄存器的取值进行设置；

所述FPGA根据寄存器的取值控制寄存器选通所述片选线与外设中的一个或多个，从而使片选信号传输到一个或多个外设。

3.根据权利要求2所述的电路，其特征在于，所述SoC的数据线包含数据输出线和数据输入线，其中：

所述FPGA将所述数据输出线分成n路，每一路连接到一外设，将所述SoC的数据输出线传输的数据信号发送给每路外设；

所述FPGA还包含n路缓存，每一路缓存分别连接到所述SoC的数据输入线，并对应的与一路外设连接，从相连接的外设接收数据信号，所述n路缓存分时将各自接收到的数据信号通过所述SoC的数据输入线传输给所述SoC。

4.根据权利要求1所述的电路，其特征在于，所述SoC的数据线为单线双向数据线，所述FPGA还包含比较器、第一开关和第二开关，其中：

所述FPGA的第一开关的第一连接端以及第二开关的第一连接端与所述SoC的数据线连接，所述第一开关的第二连接端分成n路，每一路连接到一路外设，所述第二开关的第二连接端连接所述比较器的输出端，所述比较器包含n路输入端，每一路输入端连接到一路外设，在所述SoC通过数据线发送数据时，所述第一开关导通，第二开关截止，通过所述第一开关的第二连接端将SoC的数据信号分别发送到每一路外设；在所述SoC通过数据线接收数据时，所述第一开关截止，第二开关导通，所述比较器从n路外设接收数据信号，并比较所接收到的各路数据信号是否相同，如果均相同，则将其中一路数据信号通过所述SoC的数据线传输给所述SoC；如果不同，则进行报警。

5.根据权利要求1所述的电路，其特征在于，所述SoC的数据线为单线双向数据线，所述FPGA还包含n路缓存、第一开关和第二开关，其中：

所述FPGA的第一开关的第一连接端以及第二开关的第一连接端与所述SoC的数据线连接，所述第一开关的第二连接端分成n路，每一路连接到一路外设，所述第二开关的第二连接端分成n路，每一路连接到一路缓存，每路缓存还与一路外设对应相连，在所述SoC通过数据线发送数据时，所述第一开关导通，第二开关截止，通过所述第一开关的第二连接端将所述SoC的数据信号分别发送到每一路外设；在所述SoC通过数据线接收数据时，所述第一开关截止，第二开关导通，所述n路缓存各自接收相连接的外设发送的数据信号，并分时将各自接收到的数据信号通过所述SoC的数据线传输给所述SoC。