[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，方法包括：提供基底，包括用于形成核心器件的核心区以及用于形成周边器件的周边区；通过沉积工艺在基底上形成栅氧化层；在栅氧化层上形成伪栅电极层；在伪栅电极层露出的基底上形成层间介质层，层间介质层露出伪栅电极层顶部；去除伪栅电极层；去除核心区栅氧化层。在半导体结构的制造中，通常在形成栅氧化层之前对基底进行阈值电压离子注入工艺，且形成栅氧化层的工艺通常为热氧化工艺，本发明通过沉积工艺在基底上形成栅氧化层，相比热氧化工艺，沉积工艺的工艺温度较低，即热预算较少，因此可以减少阈值电压离子注入工艺后注入离子的流失，从而可以提高阈值电压对阈值电压离子注入工艺的敏感度。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。

鳍式场效应管按照功能区分主要分为核心(Core)器件和周边(I/O)器件(或称为输入/输出器件)。通常情况下，周边器件的工作电压比核心器件的工作电压大的多。为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，因此，周边器件的栅介质层的厚度通常大于核心器件的栅介质层的厚度。

但是，现有技术形成的半导体结构的电学性能有待提高。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成核心器件的核心区、以及用于形成周边器件的周边区；通过沉积工艺，在所述基底上形成栅氧化层；在所述栅氧化层上形成伪栅电极层；在所述伪栅电极层露出的基底上形成层间介质层，所述层间介质层露出所述伪栅电极层顶部；去除所述伪栅电极层；去除所述伪栅电极层后，去除所述核心区的栅氧化层。

可选的，所述沉积工艺的步骤包括：采用原子层沉积法或高温氧化物沉积法，在所述基底上形成第一氧化层；采用热氧化法，在所述第一氧化层和所述基底之间形成第二氧化层；采用原子层沉积法或高温氧化物沉积法，在所述第一氧化层上形成第三氧化层。

可选的，所述第一氧化层的厚度为至所述第二氧化层的厚度为至所述第三氧化层的厚度为至

可选的，采用原子层沉积法在所述基底上形成第一氧化层，所述第一氧化层的材料为氧化硅；形成所述第一氧化层的步骤中，所述原子层沉积法的参数包括：反应前驱体为含硅的前驱体，工艺温度为80摄氏度至300摄氏度，压强为0.1托至20托，沉积次数为1次至2次。

可选的，所述热氧化法的工艺为原位蒸汽生成氧化工艺。

可选的，所述第二氧化层的材料为氧化硅，所述原位蒸汽生成氧化工艺的参数包括：反应气体为O₂和H₂，O₂流量为1sccm至30sccm，H₂流量为1.5sccm至15sccm，工艺温度为700摄氏度至1200摄氏度。