[发明专利]一种改善ESD保护器件均匀导通的方法

说明书

技术领域

本发明涉及一种ESD保护器件的设计方法，尤其涉及一种改善ESD保护器件均匀导通的方法，适用于集成电路设计。

背景技术

随着半导体工艺制成的日益先进，在工艺加工，运输，测试，应用过程中出现的ESD问题越来越受到重视，在ESD保护器件设计中，一般使用电阻，二极管，三极管，MOS管和可控硅管等，在这些ESD保护器件中MOS管的使用最为广泛。

基于MOS管的ESD保护器件大多都是多指MOS设计，由相同的多个MOS管单元并联排列构成，电路原理图如图1所示，版图示意图如图2所示，这里以四个NMOS管并联为例说明，但是不限于四个NMOS管并联排列，可以是6个、8个、10个……，但不能是奇数个NMOS管并联排列。如图1所示，NMOS管的栅极，源极和衬底接地，漏极接I/O端口或电源端口。如图2所示，外围环形的是衬底接触(1)，黑色方块是接触孔(2)，一共四个NMOS并联，它们的栅极分别是3a，3b，3c，3d。3a对应的NMOS管的漏极和3b对应的NMOS管的漏极共用(4a)，3c对应NMOS的漏极和3d对应NMOS管的漏极共用(4b)，3b对应的NMOS管的源极和3c对应的NMOS管的源极共用(5b)，这四个NMOS的漏极通过金属(6)连接到I/O端口或电源端口，这四个NMOS的栅极，源极通过金属连接到地。

如图3所示是它的截面图，5a和4a分别形成寄生晶体管T1的发射极和集电极，T1的基极通过R1(衬底寄生电阻)接到衬底接触，5b和4a分别形成寄生晶体管T2的发射极和集电极，T2的基极通过R2(衬底寄生电阻)接到衬底接触，5b和4b分别形成寄生晶体管T3的发射极和集电极，T3的基极通过R3(衬底寄生电阻)接到衬底接触，5c和4b分别形成寄生晶体管T4的发射极和集电极，T4的基极通过R4(衬底寄生电阻)接到衬底接触，这四个NMOS管的栅极、漏极、源极和衬底接触都被silicide(7)覆盖。

在I/O端口或电源端口出现正ESD脉冲时，漏极和衬底寄生二极管雪崩击穿，产生电子空穴，空穴流向衬底，形成衬底电流，T1～T4的发射极和集电极都一样，流向衬底的电流都一样，所以T1～T4的开启主要是受衬底电阻的影响，T2和T3更靠近中间，远离衬底接触，衬底电阻更大，这导致T2和T3先开启，T1和T4后开启，随着ESD电流的增加可能出现T2和T3已经烧坏，T1和T4没有开启的现象，这种开启不均匀的现象造成ESD保护器件能力下降。

即使很大的MOS管，如果不改善导通均匀性的问题，它的ESD防护能力，也不会有所提高。改善指状MOS均匀导通的方法有很多，比如降低ESD保护器件的触发电压，或提高ESD保护器件的失效电压等。

发明内容

本发明的首要目的，在于提供一种改善ESD保护器件均匀导通的方法，以增加其ESD保护能力。

发明之一为：并联排列的多个NMOS管，所述NMOS管的栅极，源极和衬底接地，漏极接I/O端口或电源端口，所述的NMOS管的栅极被silicide阻挡层盖住，没有silicide，使得栅极寄生电阻增加，栅极和漏极存在寄生电容。

当I/O端口或电源端口出现正的ESD脉冲时，寄生电阻和寄生电容，使得栅极电压耦合到高电位，使得NMOS管导通，增加了漏极到P阱的衬底电流，降低了寄生NPN的触发电压，使得多指NMOS管可以同时导通放电。

发明之二为：并联排列的多个PMOS管，所述PMOS管的栅极，源极和衬底接I/O端口或电源端口，漏极接地，所述的PMOS管的栅极被silicide阻挡层盖住，没有silicide，使得栅极寄生电阻增加，栅极和漏极存在寄生电容。

当I/O端口或电源端口出现正的ESD脉冲时，寄生电阻和寄生电容，使得栅极电压耦合到低电位，使得PMOS管导通，增加了漏极到N阱的衬底电流，降低了寄生PNP的触发电压，使得多指PMOS管可以同时导通放电。

与现有技术相比，本发明有如下优点：

并联排列的多个MOS管的栅极被silicide阻挡层盖住，没有silicide，形成很大的栅极寄生电阻，并利用MOS管的栅极和漏极寄生电容，组成寄生的ESD辅助触发电路，对于NMOS管组成高通滤波器，对于PMOS管组成低通滤波器。在出现正的ESD脉冲时，寄生电阻和寄生电容，使得栅极电压耦合到一个非零电位，进而使得MOS管导通，降低了寄生晶体管的触发电压，使得ESD保护器件的导通均匀性变好，ESD防护能力得到提高。

附图说明

下面结合附图，对本发明进行详细描述