[发明专利]经供电稳化的VCO架构

说明书

一种经供电稳化的VCO显现出减少的供电敏感性峰化或不显现出供电敏感性峰化。该VCO包括振荡器，该振荡器的供电电流被稳化以控制该振荡器的振荡频率。VCO输入信号控制该供电电流以使得在该输入信号与振荡器输出频率之间有一关系。本来可能影响振荡器工作的电源噪声从该振荡器的供电电流输入引线被旁路电容器分流到地。在一个示例中，辅助电路向该振荡器供给辅助供电电流，藉此减少供电稳化控制环电路必须供应的供电电流量。在另一示例中，供电稳化控制环电路向主振荡器供应控制电流，但该旁路电容器不被耦合到此振荡器，而是耦合到被注入锁定到该主振荡器的一从振荡器。

本发明专利申请是国际申请号为PCT/US2012/032647，国际申请日为2012年4月6日，进入中国国家阶段的申请号为201280016283.8，名称为“经供电稳化的VCO架构”的发明专利申请的分案申请。

技术领域

本公开涉及利用经供电稳化的压控振荡器(VCO)架构的锁相环(PLL)。

背景技术

经供电稳化的锁相环(PLL)一般涉及振荡频率由诸如控制电压信号之类的输入控制信号来决定和控制的压控振荡器(VCO)。图1(现有技术)是一个此类PLL 1的示图。PLL 1涉及相位-频率检测器(PFD)2、电荷泵(CP)3、环路滤波器4、供电稳化控制环电路5、旁路电容器6、振荡器7、以及反馈分频器8。供电稳化控制环电路5、振荡器7以及旁路电容器6一同形成VCO 9。供电稳化控制环电路5涉及如所解说地互连的运算放大器10以及P沟道场效应晶体管M1 11。PFD 2将参考信号FREF 12的相位与反馈信号FDIV 13的相位作比较，并取决于FDIV的相位是领先于还是滞后于FREF的相位来输出UP(上升)脉冲或DN(下降)脉冲。电荷泵3将这些脉冲转换成控制电流信号ICP 14。控制信号ICP 14由环路滤波器4滤波，并被转换成控制电压信号VCTRL 15。供电稳化控制环电路5、振荡器7、和旁路电容器6一同构成VCO，因为振荡器的输出信号VCO_OUT 16的振荡频率是输入控制电压信号VCTRL 15的函数。VCTRL信号有时称为微调信号并且记为VTUNE。振荡器7是其输出信号VCO_OUT 16具有与供应给该振荡器的供电电流ICTRL 17完全成比例的频率的振荡器。如果信号VCTRL 15增大，则供应给振荡器的控制电流ICTRL 17增大，并且这导致振荡器输出信号VCO_OUT 16的振荡频率提高。类似地，如果信号VCTRL 15减小，则供应给振荡器的控制电流ICTRL 17减小，并且这导致振荡器输出信号VCO_OUT 16的振荡频率降低。控制环工作以维持VCO_OUT的频率和相位，以使得如由PFD 2所接收到的信号FDIV 13的相位和频率匹配于如由PFD 2所接收到的信号FREF 12的频率和相位。当PLL处于此状态中时，称PLL被锁定。

希望信号ICTRL 17是且仅是控制电压信号VCTRL 15的函数。遗憾的是，在供电电压导体18处的供电电压VDD_NOISY(VDD_有噪)上往往有噪声。不应听任此噪声影响振荡器工作。供电稳化控制环电路5工作以保持信号ICTRL 17为控制信号VCTRL 15的函数，但供电稳化控制环电路具有有限带宽。频率落在控制环的带宽之外的高频噪声VDD_NOISY可能引起晶体管M1 11的漏电流的高频变动。相应地，设置旁路电容器6以将此类高频噪声分流到地从而使得振荡器7不受此类噪声的过度影响。