[发明专利]接触插塞布局的制作方法

说明书

本发明公开一种接触插塞布局的制作方法，该制作方法包含有以下步骤：(a)接收多个主动区域图案与多个彼此平行的埋藏式栅极图案，该多个主动区域图案分别与二该埋藏式栅极图案重叠以于各该主动区域图案内形成二个重叠区域以及该二个重叠区域之间的一接触插塞区域；以及(b)分别于该多个接触插塞区域上形成一接触插塞图案，该接触插塞图案包含一平行四边形形状，该平行四边形形状的内角不等于90度，且该多个接触插塞图案分别与各该主动区域内的二该埋藏式栅极图案部分重叠，其中该步骤(a)至该步骤(b)是于一电脑装置内进行。

技术领域

本发明涉及一种接触插塞布局的制作方法，尤其是涉及一种半导体存储器元件的位线接触插塞布局的制作方法。

背景技术

动态随机存取存储器(dynamic random access memory，以下简称为DRAM)是一种主要的挥发性(volatile)存储器，且是很多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元则由一金属氧化半导体(metal oxide semiconductor，以下简称为MOS)晶体管与一电容(capacitor)串联组成。

电容是通过存储电极(storage node)与形成于电极接触洞(node contact)中的导电结构电连接，并与MOS晶体管的漏极形成一位存取的通路，用于达到存储或输出数据的目的。随着DRAM集成度的提升，必须要减低DRAM存储单元中被电容所占据的面积，而为了使电容的电容量维持一个可以接受的数值，现有技术是采用堆叠电容的技术(stackedcapacitor)。堆叠电容的使用除了可以提供高电容量之外，也可降低每一个DRAM存储单元之间的相互干扰，更可对此种基本堆叠电容作多种形式的变化以提高表面积。一般而言，堆叠电容可以由其制造程序区分为字符线上电容(capacitor over bit line，以下简称为COB)与字符线下电容(capacitor under bit line，CUB)。

请参阅图1，图1为一现有DRAM结构的剖面示意图。如图1所示，在DRAM结构中，通过存储电极接触插塞(storage node contact plug)SC提供MOS晶体管与电容之间的电连接，并通过位线接触插塞(bit line contact plug)BC提供MOS晶体管与位线(bit line)BL之间的电连接。然而，随着DRAM存储单元的集成度提高，COB中的存储电极接触插塞SC与位线接触插塞BC之间可能通过主动区域AA电连接，而造成短路，如图1中的圆圈所示。而存储电极接触插塞-位线接触插塞短路(SC-BC short)将造成严重的制作工艺良率与产品问题。因此，在持续提升DRAM存储单元的集成度的前提下，仍维持DRAM性能的制作工艺方法一直是DRAM技术开发所努力的方向。

发明内容

是以，本发明的一目的在于提供一种避免SC-BC短路的接触插塞布局的制作方法。

本发明提供一种接触插塞布局的制作方法，该制作方法包含有以下步骤：(a)接收多个主动区域图案与多个彼此平行的埋藏式栅极(buried gate)图案，且该等主动区域图案分别与二该埋藏式栅极图案重叠以于各该主动区域图案形成二个重叠区域以及该二个重叠区域之间的一接触插塞区域；以及(b)分别于该等接触插塞区域上形成一接触插塞图案，该接触插塞图案包含一平行四边形形状，该平行四边形形状的夹角不等于90度，且该等接触插塞图案分别与各该主动区域内的二该埋藏式栅极图案部分重叠，其中该步骤(a)至该步骤(b)是进行于一电脑装置内。