[发明专利]一种芯片及电子设备

说明书

【技术领域】

本发明涉及缓存利用技术领域，尤其涉及一种芯片及电子设备。

【背景技术】

高速缓冲存储器(Cache)位于CPU与内存之间，是一种高速小容量的存储器，Cache在物理位置上尽量靠近CPU，一般封装在CPU芯片内，其速度与CPU的速度相匹配，即能够在一个最短的存储周期内完成一次读/写，约比内存速度高数倍至数十倍以上。

目前，在相关技术中，Cache一般都是在CPU工作时作为缓存来进行读/写，充分利用Cache的特点来提高CPU对存储器的访问速度，进而使整个系统的性能得以提升。

发明人在实现本发明的过程中，发现相关技术存在以下问题：当CPU芯片应用在没有片外存储器的方案上时，出现片内存储容量不足，Cache结构里面的存储器空闲浪费的问题。

【发明内容】

本发明要解决的技术问题是提供一种芯片、行车记录仪、飞行录像装置及电子设备，用以解决片内存储容量不足、Cache空闲浪费的问题。

本发明实施例的一个方面，提供一种芯片，包括：处理器和高速缓冲存储器，

所述高速缓冲存储器具有缓存模式和存储模式，当所述高速缓冲存储器处于缓存模式时，所述高速缓冲存储器被使能为缓冲存储器，当所述高速缓冲存储器处于存储模式时，所述高速缓冲存储器被使能为第一片内存储器。

其中，所述高速缓冲存储器包括控制单元和存储单元，

所述控制单元分别连接所述处理器和所述存储单元，所述存储单元连接所述处理器，

当所述高速缓冲存储器处于缓存模式时，所述存储单元用于接受所述控制单元的控制，以缓存供所述处理器访问的片外数据；

当所述高速缓冲存储器处于存储模式时，所述存储单元用于存储供所述处理器直接访问的片内数据。

其中，所述芯片还包括：地址解释器和第二片内存储器，

所述地址解释器分别连接所述处理器和所述高速缓冲存储器，所述第二片内存储器连接所述地址解释器，其中，所述地址解释器用于接收所述处理器发送的数据访问请求，并根据所述数据访问请求区分访问所述高速缓冲存储器和所述第二片内存储器。

其中，所述地址解释器分别连接所述控制单元和所述存储单元。

其中，所述第二片内存储器为静态随机存取存储器、MROM存储器、OTP存储器以及F l ash存储器中的一种。

其中，所述高速缓冲存储器为静态随机存取存储器。

本发明实施例的另一个方面，提供一种电子设备，所述电子设备包括如上所述的芯片。

其中，所述电子设备包括：行车记录仪和飞行录像装置。

本发明实施例的又一个方面，提供一种芯片，包括：处理器、地址解释器、高速缓冲存储器、片内存储器以及主存储器；

所述高速缓冲存储器具有缓存模式和存储模式，当所述高速缓冲存储器处于缓存模式时，所述高速缓冲存储器被使能为缓冲存储器，所述缓冲存储器从所述主存储器获取片外数据，当所述高速缓冲存储器被使能为存储模式时，所述高速缓冲存储器使能为第一片内存储器。

本发明实施例的再一个方面，提供一种电子设备，所述电子设备包括如上所述的芯片。

在本发明的各个实施例中，通过将高速缓冲存储器设置为两种工作模式，即缓存模式和存储模式，在缓存模式时，该高速缓冲存储器被使能为缓冲存储器，在存储模式时，该高速缓冲存储器被使能为片内存储器，相比较于现有技术来说，本发明实施例的实施方式扩充了处理器芯片的片内存储空间，提升了处理器的数据访问速度，进而提升了包含该处理器芯片的设备的系统性能。

【附图说明】

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1是本发明实施例提供的一种芯片的结构框图；

图2是本发明另一实施例提供的一种芯片的结构框图；

图3是本发明又一实施例提供的一种芯片的结构框图。

【具体实施方式】

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。