[发明专利]用于FRAM的时间跟踪电路

权利要求书

1.一种存储器电路，包括：

铁电随机存取存储器阵列即FRAM阵列，其包括多个位单元，所述位单元中的每个包括至少一个铁电电容器，其中所述位单元包括第一位单元，并且其中延迟的最小量是基于所述FRAM阵列中的位单元列的数量定义的；

第一板线，其耦合到所述第一位单元的第一铁电电容器；

板线驱动器，其具有输入端和输出端；

控制器，其具有输出端，用以在预定延迟之后将信号输出至所述板线驱动器的所述输入端，其中所述控制器包括用于生成所述预定延迟的时序电路；以及

晶体管，其具有耦合到所述板线驱动器的所述输出端的第一端子，耦合到所述第一板线的第二端子，以及第三端子，所述晶体管具有晶体管延迟；

其中所述板线驱动器，响应于在所述板线驱动器的所述输入端处接收来自所述控制器的所述信号，经由所述板线驱动器的所述输出端向所述晶体管的所述第一端子输出第一电压；

其中所述晶体管的所述第三端子耦合到第二电压，并且所述晶体管响应于在所述第一端子处接收所述第一电压，在所述晶体管延迟之后经由所述第一板线向所述第一位单元输出所述第二电压；并且

其中所述晶体管具有的晶体管延迟等于所述延迟的最小量减去所述预定延迟。

2.根据权利要求1所述的存储器电路，其中所述延迟的最小量是所述FRAM阵列的最优读延迟。

3.根据权利要求1所述的存储器电路，其中，所述延迟的最小量对应于读取存储在所述第一位单元中的逻辑值所必需的最小时间。

4.根据权利要求1所述的存储器电路，其中所述第二电压作为第二电压脉冲从所述晶体管的所述第二端子被输出，所述晶体管经配置使得所述第二电压脉冲的宽度是从所述第一位单元中读取逻辑值或向所述第一位单元写入逻辑值所必需的最小宽度。

5.根据权利要求1所述的存储器电路，其中，响应于编程命令，所述第一位单元被编程为具有响应于所述第一位单元的所述第一铁电电容器被充电的逻辑值。

6.根据权利要求1所述的存储器电路，其中，响应于读取命令，通过使所述第一铁电电容器放电而读取存储在所述第一位单元的所述第一铁电电容器中的逻辑值。

7.根据权利要求1所述的存储器电路，其中，所述晶体管延迟对应于当所述晶体管在所述第一端子处接收所述第一电压时和当所述晶体管响应于在所述第一端子处接收所述第一电压而在所述第二端子处输出所述第二电压时之间的时间的量，其中所述晶体管延迟对应于所述晶体管的尺寸。

8.根据权利要求1所述的存储器电路，其中所述晶体管是MOSFET晶体管并且所述第一端子是所述MOSFET晶体管的栅极端子。

9.一种存储器装置，包括：

铁电随机存取存储器阵列即FRAM阵列，其包括以行和列布置的多个位单元，所述位单元中的每个包括至少一个存取晶体管和至少一个铁电电容器，其中所述位单元包括第一位单元，并且其中第一延迟是基于所述FRAM阵列中的位单元列的数量定义的，并且第二延迟是基于所述FRAM阵列中的位单元行的数量定义的；

第一板线，其耦合到所述第一位单元的第一铁电电容器；

第一位线，其耦合到所述第一位单元的第一存取晶体管；

板线驱动器，其具有第一输入端和第一输出端；

位线驱动器，其具有第二输入端和第二输出端；

控制器，其具有第三输出端和第四输出端，所述第三输出端用以在第一预定延迟之后将第一信号输出至所述板线驱动器的所述第一输入端，所述第四输出端用以在第二预定延迟之后将第二信号输出至所述位线驱动器的所述第二输入端，其中所述控制器包括时序电路，用以生成所述第一预定延迟和所述第二预定延迟；以及

第一晶体管，其具有第一端子、第二端子和第三端子，所述第一端子耦合到所述板线驱动器的所述第一输出端并且所述第二端子耦合到所述第一板线，其中所述第一晶体管具有第一晶体管延迟；以及

第二晶体管，其具有第四端子、第五端子和第六端子，所述第四端子耦合到所述位线驱动器的所述第二输出端并且所述第五端子耦合到所述第一位线，其中所述第二晶体管具有第二晶体管延迟；

其中所述板线驱动器，响应于在所述第一输入端处接收来自所述控制器的所述第一信号，经由所述第一输出端将第一电压输出至所述第一晶体管的所述第一端子，并且所述第一晶体管的所述第三端子耦合到第三电压，并且所述第一晶体管响应于在所述第一端子处接收所述第一电压，在所述第一晶体管延迟之后经由所述第一板线将所述第三电压输出至所述第一位单元；

其中所述位线驱动器，响应于在所述第二输入端处接收来自所述控制器的所述第二信号，经由所述第二输出端将第二电压输出至所述第二晶体管的所述第四端子，并且所述第二晶体管的所述第六端子耦合到所述第三电压，并且所述第二晶体管响应于在所述第四端子处接收所述第二电压，在所述第二晶体管延迟之后经由所述第一位线将所述第三电压输出至所述第一位单元；并且

其中所述第一晶体管延迟等于所述第一延迟减去所述第一预定延迟，并且所述第二晶体管延迟等于所述第二延迟减去所述第二预定延迟。