[发明专利]对改进型晶体管的源/漏延伸控制

说明书

本公开涉及对改进型晶体管的源/漏延伸控制。提供一种不进行晕环注入的晶体管，包括：栅极；源极区；漏极区；无掺杂外延生长的沟道层，位于所述栅极下方，并且在所述源极区与所述漏极区之间延伸；第一高掺杂层，位于所述沟道层下方，并且能够与所述沟道层共同延伸；第二高掺杂层，位于所述第一高掺杂层下方，并且能够与所述第一高掺杂层共同延伸；注入的源极/漏极延伸部，位于所述栅极下方，并且从所述源极区和所述漏极区朝向彼此延伸。本发明能够允许具有改进布局的较小晶体管的制造，允许改进型的可拉伸膜放置或源极/漏极应变工程，简化了工艺流程，并消除或极大地减少了归因于对准不良或不正确的晕环注入所致的故障。

本申请是申请号为201180058243.5、申请日为2011年11月30日、发明名称为“对改进型晶体管的源/漏延伸控制”的发明专利申请的分案申请。

技术领域

本公开涉及用于形成具有改进的操作特性的改进型(advanced)晶体管的结构和工艺，所述结构包括改进的沟道、源/漏延伸部、栅极间隔体 (spacer)或减少的沟道掺杂剂污染，本公开还涉及包括该改进型晶体管的集成电路和系统。

背景技术

将更多的晶体管安装在单个管芯上对减小电子设备的成本并提高其功能性能力来说是合乎需要的。半导体制造商所使用的常见策略是仅仅减小场效应晶体管(FET)的栅极尺寸并成比例地缩小晶体管源极、漏极和晶体管之间的所需互连的面积。然而，由于被称为“短沟道效应”的现象，简单的成比例缩小并不总是可能的。短沟道效应当在晶体管栅极之下的沟道长度在大小上比得上工作的晶体管的耗尽深度的时候特别严重，并短沟道效应可包括阈值电压的减小、严重的表面散射、漏致势垒降低(DIBL)、源极/漏极穿通和电子迁移率问题。

减轻一些短沟道效应的常规方法可包括在源极和漏极周围的口袋注入物(pocketimplant)或晕环注入物(halo implant)的注入。晕环注入关于晶体管源极和漏极可以是对称的或非对称的，且晕环注入典型地提供在晶体管阱与源极和漏极之间的较平滑的掺杂梯度。然而，虽然这样的注入提高了一些电气特性(例如阈值电压滚降和漏致势垒降低)，但产生的增加的沟道掺杂可能不利地影响电子迁移率并减小沟道跨导，这主要由于在沟道中增加的掺杂剂散射。

很多半导体制造商试图通过使用新的晶体管类型(包括全部或部分地耗尽的绝缘体上硅(SOI)晶体管)来减小短沟道效应。SOI晶体管被构建在覆在绝缘体层上的薄硅层上，具有使短沟道效应最小化的无掺杂或低掺杂沟道，且不需要用于操作的深阱注入。遗憾的是，建立适当的绝缘体层是昂贵的且难以实现。现代SOI技术可使用硅晶片，但往往需要昂贵和耗费时间的额外晶片处理步骤来制作绝缘氧化硅层，绝缘氧化硅层在器件级单晶硅的表面层之下延伸跨过整个晶片。

在硅晶片上制作这样的氧化硅层的一种常见的方法包括氧的高剂量离子注入和高温退火以在体块(bulk)硅晶片中形成隐埋氧化物(BOX) 层。可替代地，可通过将硅晶片粘合到在其表面上具有氧化层的另一硅晶片(“柄(handle)”晶片)来制造SOI晶片。然而，BOX形成和层转移都往往是具有相对高的故障率的代价高的制造技术。因此，SOI晶体管的制造对很多领先的制造商来说不是在经济上有吸引力的解决方案。包括处理“浮体”效应的晶体管再设计的成本、开发新的SOI特定的晶体管工艺的需要以及被加到SOI晶片成本中的其它电路变化在内的各种因素使这些解决方案在很多情况下不令人满意。

被研究的另一可能的改进型晶体管使用多栅晶体管，多栅晶体管如同SOI晶体管，通过在沟道中具有很少掺杂或没有掺杂来最小化短沟道效应。通常被称为finFET(由于部分地被栅极围绕的鳍形沟道)，针对具有28纳米或更小的晶体管栅极尺寸的晶体管，提出finFET晶体管的使用。但是再次，像SOI晶体管一样，虽然移到完全新的晶体管结构解决了一些短沟道效应问题，但它产生其它问题，常常需要比SOI甚至更多的大量晶体管布局再设计。考虑到可能需要复杂非平面晶体管制造技术来制造 finFET，以及考虑到在建立针对finFET的新工艺流程时的未知困难，制造商不情愿投资于能够制造finFET的半导体制造设备。