[发明专利]薄膜晶体管及薄膜晶体管的制造方法

说明书

相关申请的交叉参考

本申请基于2016年2月8日提出的日本专利申请No.2016-022043主张优先权，在此援引其全部内容以作参考。

技术领域

本发明的实施方式涉及薄膜晶体管及薄膜晶体管的制造方法。

背景技术

作为例如液晶显示器等显示装置或各种控制电路等中应用的薄膜晶体管，开发了在半导体层中使用了氧化物半导体的薄膜晶体管。

上述那样的薄膜晶体管具备设置于绝缘基板的上方的氧化物半导体层、源电极、漏电极等。由于形成源电极及漏电极时的蚀刻，有时氧化物半导体层受到损伤，导致阈值电压的偏移的增加、TFT特性的劣化。因此，在专利文献1中提出了一种技术：在源电极及漏电极的蚀刻时，在源电极与漏电极之间薄薄地保留导电层，并使该导电层化学变化成半导体或绝缘体。

发明内容

根据本实施方式，提供一种薄膜晶体管的制造方法，其中，在第1绝缘膜上形成氧化物半导体层，在上述氧化物半导体层上形成由钼或钼合金构成的第1导电层，在上述第1导电层上形成第2导电层，在上述第2导电层上形成抗蚀剂掩模，利用上述抗蚀剂掩模对上述第2导电层进行干式蚀刻，由此形成第1导电部及第2导电部。

根据本实施方式，提供一种薄膜晶体管，其具备配置于第1绝缘膜上的氧化物半导体层、配置于上述第1绝缘膜及上述氧化物半导体层的上方的第1导电部及第2导电部、位于上述第1导电部与上述氧化物半导体层之间的第3导电部、和位于上述第2导电部与上述氧化物半导体层之间的第4导电部，所述第3导电部与上述第1导电部和上述氧化物半导体层相接且与上述第1导电部一起形成第1电极，所述第4导电部与上述第2导电部和上述氧化物半导体层相接且与上述第2导电部一起形成第2电极，上述第1电极和上述第2电极空开间隔而配置，上述第3导电部及上述第4导电部通过钼或钼合金来形成。

本实施方式可以提供能够降低电特性的不均的薄膜晶体管及薄膜晶体管的制造方法。

附图说明

图1是表示本实施方式的薄膜晶体管的构成的截面图。

图2是用于说明上述实施方式的薄膜晶体管的制造方法的截面图。

图3是用于说明继图2之后的上述薄膜晶体管的制造方法的截面图。

图4是用于说明继图3之后的上述薄膜晶体管的制造方法的截面图。

图5是用于说明继图4之后的上述薄膜晶体管的制造方法的截面图。

具体实施方式

以下，对本实施方式参照附图进行说明。另外，公开内容到底不过是一个例子，关于本领域技术人员对于保持发明的主旨的适当变更容易想到的内容，当然包含在本发明的范围内。此外，附图为了使说明更明确，与实际的方式相比，有时对于各部的宽度、厚度、形状等示意性进行表示，到底是一个例子，并不限定本发明的解释。此外，在本说明书和各图中，对与关于前文所述的图、上述的要素发挥相同或类似的功能的构成要素标注相同的参照符号，有时适当省略重复的详细的说明。

图1是表示本实施方式的薄膜晶体管1的构成的截面图。本实施方式中，将第3方向Z的正的方向定义为上或上方，将第3方向Z的负的方向定义为下或下方。此外，在记为“第1部件的上方的第2部件”及“第1部件的下方的第2部件”时，第2部件可以与第1部件相接，或者也可以离开第1部件而配置。在后者的情况下，在第1部件与第2部件之间，也可以夹着第3部件。另一方面，在记为“第1部件上的第2部件”及“第1部件下的第2部件”时，第2部件与第1部件相接。

绝缘基板10例如由玻璃等具有绝缘性的材料形成。薄膜晶体管1形成于绝缘基板10的上方。在图示的例子中，薄膜晶体管1具备栅电极GW、氧化物半导体层SC、第1电极EL1及第2电极EL2等。本实施方式的薄膜晶体管1为底栅型的薄膜晶体管。

栅电极GW形成于绝缘基板10的上方。本实施方式中，栅电极GW形成于绝缘基板10上。栅电极GW例如通过铜(Cu)、铝(Al)、钛(Ti)、钼(Mo)、钨(W)中的任一者、或包含它们中的至少1者的合金等金属材料来形成。另外，与本实施方式不同，在绝缘基板10与栅电极GW之间，例如也可以形成有使用了氧化硅(SiO)的绝缘膜作为基底层。

第1绝缘膜11形成于栅电极GW及绝缘基板10上，将栅电极GW及绝缘基板10覆盖。第1绝缘膜11例如通过使用了氧化硅的氧化硅层来形成。另外，第1绝缘膜11例如也可以具有包含氧化硅层和使用了氮化硅(SiN)的氮化硅层的层叠结构。这种情况下，优选在第1绝缘膜11的最上方配置有氧化硅层。