[发明专利]可耐受静电放电事件的高压半导体元件

说明书

本发明公开一种可耐受静电放电事件的高压半导体元件。该高压开关元件包含有一高压开关元件以及一静电放电防护元件。该高压开关元件包含有一重掺杂漏区以及数个第一条状掺杂区。该重掺杂漏区形成于一半导体基底中。该半导体基底为一第一型。该重掺杂漏区为与该第一型相反的一第二型。该多个第一条状掺杂区以一跑道图案设置，部分地围绕该重掺杂漏区。该静电放电防护元件形成于该半导体基底上，包含有一第一重掺杂区以及数个第二条状掺杂区。该第一重掺杂区为该第一型，形成于该半导体基底中，邻接于该重掺杂漏区。该多个第二条状掺杂区以另一跑道图案设置，部分地围绕该第一重掺杂区。

技术领域

本发明涉及一种高压金属氧化物半晶体管(Metal-Oxide-Semiconductor FieldEffect Transistor，MOSFET)，尤其是涉及一种整合有静电放电防护元件的高压MOSFET。

背景技术

高压MOSFET是一种半导体元件，一般是指可以耐受超过5V以上的漏源极跨压(drain-to-source voltage)的一MOSFET。应用上，可以用来切换负载，或是用于电源管理上在不同电压准位间的转换，或是做为高功率放大器中的功率元件。

高压MOSFET一般是直接承受半导体芯片的外界来的高电压，因此，也必须去承受外界所可能出现的静电放电应力(electrostatic discharge stress)。一元件的ESD耐受力，一般认为是，在元件不被损害的条件下，元件可承受的最大ESD应力。高压MOSFET的ESD耐受力往往非常低，因为高压MOSFET的电场分布不均匀(non-uniformity of electricfield distribution)与在一不连续的区域所产生的局部电流拥挤效应(local currentcrowding effect at a discontinuous region)。

一般在提升高压MOSFET的ESD耐受力时，可以以加大高压MOSFET的元件大小的方式，利用高压MOSFET自身寄生的元件来释放ESD应力。但是，高压MOSFET一般原本就非常大了，再加大元件大小往往不切实际，浪费许多晶片面积(silicon area)。

发明内容

本发明提供一种高压半导体元件，可耐受静电放电事件。该高压半导体元件包含有一高压开关元件以及一静电放电防护元件。该高压开关元件包含有一重掺杂漏区、一重掺杂源区以及一控制极。该重掺杂漏区形成于一半导体基底上。该半导体基底为一第一型。该重掺杂漏区为与该第一型相反的一第二型。该重掺杂源区为该第二型，部分地围绕该重掺杂漏区。该重掺杂源区具有一第一弯曲部，凹向一第一方向。该控制极可控制该重掺杂漏区与该重掺杂源区之间的电连接。该静电放电防护元件包含有一第一重掺杂区以及一第二重掺杂区，两者均为该第一型，均形成于该半导体基底上。该第二重掺杂区部分地围绕该第一重掺杂区，具有一第二弯曲部，凹向一第二方向。该第一方向相反于该第二方向。

本发明实施例提供一种高压半导体元件，可耐受静电放电事件。该高压开关元件包含有一高压开关元件以及一静电放电防护元件。该高压开关元件包含有一重掺杂漏区以及数个第一条状掺杂区。该重掺杂漏区形成于一半导体基底中。该半导体基底为一第一型。该重掺杂漏区为与该第一型相反的一第二型。该多个第一条状掺杂区以一跑道图案设置，部分地围绕该重掺杂漏区。该静电放电防护元件形成于该半导体基底上，包含有一第一重掺杂区以及数个第二条状掺杂区。该第一重掺杂区为该第一型，形成于该半导体基底中，邻接于该重掺杂漏区。该多个第二条状掺杂区以另一跑道图案设置，部分地围绕该第一重掺杂区。该第一重掺杂区与该重掺杂漏区一同电连接至一接合垫。

附图说明

图1显示一高压MOSFET的上视图；

图2为图1中的高压MOSFET沿着II-II线所产生的剖视图；

图3为图2的高压MOSFET的等效电路图；

图4显示依据本发明所实施的一高压MOSFET 60的上视图；