[发明专利]一种基于近似计算的二值权重卷积神经网络硬件加速器计算装置

权利要求书

1.一种基于近似计算的二值权重卷积神经网络硬件加速器的计算装置，包括：

多个输入神经元输入端，用于接收输入神经元数据值，所述输入神经元输入端包括四个输入通道，每个输入通道有若干个的数据输入端；

多个二值权重卷积核输入端，所述二值权重卷积核输入端包括四个输入通道，每个输入通道有若干个权重值的输入端；

多个近似二值乘法器，用于进行二值权重与输入神经元的乘法计算，所述近似二值乘法器包括四个输入通道，每个输入通道有若干个近似二值乘法器；

一个压缩器树，用于将若干个并行输入通道，每个输入通道若干个输入神经元在进行二值乘法计算后的结果进行快速相加；此压缩器树包含多个3:2压缩器和4:2压缩器；

第一近似加法器，用于将压缩器树输出的两个数值结果进行相加；

一个串行累加单元，用于将所述第一近似加法器的运算结果进行串行累加，或是与偏置项结合；

其中，串行累加单元，包括：

第二近似加法器，用于将第一近似加法器的结果与偏置项，或是近似二值乘法器的补偿项，或是中间结果暂存器的数据进行累加；

饱和逻辑，用于防止第二近似加法器计算结果的溢出而进行饱和处理；

中间结果暂存器，用于暂存累加的中间结果以进入下一次累加；

多路选择器，用于接收输入的偏置项，或是近似二值乘法器补偿项，或是暂存器中的计算中间结果，并根据控制信号选择送入第二近似加法器的项；

数据门选通寄存器，通过选通信号用于输出卷积结果，并在卷积结果未完全计算完毕时阻止数据输出；

压缩器树中的3:2压缩器由多个1比特全加器构成；1比特全加器的三个输入分别为3:2压缩器的3个输入X、Y、Z的某一个比特；输出为S、C，他们的关系满足：X+Y+Z＝S+C×2，每个1比特全加器无相互连接；

压缩器树中的4:2压缩器由多个1比特全加器构成，与3:2压缩器不同的是在4:2压缩器中由两个1比特全加器作为一个基本单元；每个基本单元内包含一个第一全加器和第二全加器；第一全加器的三个输入为4:2压缩器的4个输入中某三个输入的某一个比特，进位输出连接至下一个比特的基本单元的第二全加器的输入之一，另一输出连接至第二全加器输入之一；基本单元内的第二全加器的三个输入分别来自于上一个比特的基本单元的第一全加器的进位输出、当前基本单元第一全加器的输出之一，以及整个4:2压缩器中4个输入之一的某比特；4:2压缩器的输入为X、Y、Z、W、C_in，输出为Carry、Sum，他们都有多个比特，则满足以下关系：X+Y+Z+W+Cin＝2×Carry+Sum。

2.如权利要求1所述的一种基于近似计算的二值权重卷积神经网络硬件加速器的计算装置，其特征在于，还包括多个寄存器，其中所述多个寄存器被配置为实现流水线操作。

3.如权利要求1所述的一种基于近似计算的二值权重卷积神经网络硬件加速器的计算装置，其特征在于，可通过扩展支持多种卷积核大小，卷积核大小为3×3,5×5,7×7；根据需要的不同的卷积核大小，输入神经元输入端、二值权重卷积核输入端、近似二值乘法器的数量、并行输入通道数量进行相应扩展；针对3×3卷积核，输入神经元输入端、二值权重卷积核输入端、近似二值乘法器的数量则设定为9个。

4.如权利要求1所述的一种基于近似计算的二值权重卷积神经网络硬件加速器的计算装置，其特征在于，第一近似加法器或第二近似加法器，包括：

第一子加法器，用于近似的计算第一近似加法器或第二近似加法器输入数据的高位之和；第一子加法器的最低位进位连接到第二子加法器某一个输入的最高位；

第二子加法器，用于计算第一近似加法器或第二近似加法器输入数据的低位之和；

一个输出并接模块，用于将第一子加法器、第二子加法器的计算结果并接起来并输出。

5.如权利要求1所述的一种基于近似计算的二值权重卷积神经网络硬件加速器的计算装置，其特征在于，近似二值乘法器的输入其中之一为二值权重，其数字值为+1或-1，使用1个比特分别表示，0表示-1,1表示+1。