[发明专利]一种抗单粒子翻转的同步复位D触发器

权利要求书

1.一种抗单粒子翻转的同步复位D触发器，其特征在于，所述同步复位D触发器包括：

时钟信号输入电路、复位信号输入电路、主锁存器缓冲电路、从锁存器缓冲电路、主锁存器及从锁存器，所述主锁存器和所述从锁存器均为双模冗余加固的锁存器；

所述同步复位D触发器有三个输入端和两个输出端，三个所述输入端分别为时钟信号输入端CLK、复位信号输入端R和数据信号输入端D，两个所述输出端分别为第一输出端Q和第二输出端QN；

所述时钟信号输入电路分别与所述时钟信号输入端CLK、所述主锁存器和所述从锁存器连接；

所述复位信号输入电路还分别与所述复位信号输入端R、所述主锁存器连接；

所述主锁存器缓冲电路分别与所述数据信号输入端D、所述主锁存器连接；

所述从锁存器缓冲电路分别与所述主锁存器、所述从锁存器连接；

所述从锁存器还与所述第一输出端Q及所述第二输出端QN连接；

所述时钟信号输入电路有一个输入端和一个输出端，一个所述输入端为所述时钟信号输入端CLK，一个所述输出端为CLK1；

所述时钟信号输入电路由第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管组成；

所述第一PMOS管、所述第二PMOS管的衬底接电源VDD，所述第一NMOS管、所述第二NMOS管的衬底接地；

所述第一PMOS管的栅极Pg1连接所述时钟信号输入端CLK，源极Ps1接电源VDD，漏极Pd1连接所述第二PMOS管的源极Ps2；所述第二PMOS管的栅极Pg2连接所述时钟信号输入端CLK，漏极Pd2连接CLK1；所述第一NMOS管的栅极Ng1连接所述时钟信号输入端CLK，源极Ns1连接所述第二NMOS管的漏极Nd2，漏极Nd1连接CLK1；所述第二NMOS管的栅极Ng2连接所述时钟信号输入端CLK，源极Ns2接地。

2.如权利要求1所述的抗单粒子翻转的同步复位D触发器，其特征在于，所述复位信号输入电路有一个输入端和一个输出端，一个所述输入端为所述复位信号输入端R，一个所述输出端为R1；

所述复位信号输入电路由第三PMOS管、第四PMOS管、第三NMOS管及第四NMOS管组成；

所述第三PMOS管、所述第四PMOS管的衬底接电源VDD，所述第三NMOS管、所述第四NMOS管的衬底接地；

所述第三PMOS管的栅极Pg3连接所述复位信号输入端R，源极Ps3接电源VDD，漏极Pd3连接所述第四PMOS管的源极Ps4；所述第四PMOS管的栅极Pg4连接所述复位信号输入端R，漏极Pd4连接R1；所述第三NMOS管的栅极Ng3连接所述复位信号输入端R，源极Ns3连接所述第四NMOS管的漏极Nd4，漏极Nd3连接R1；所述第四NMOS管的栅极Ng4连接所述复位信号输入端R，源极Ns4接地。