[发明专利]与非型快闪存储器及其读出方法

说明书

本发明提供一种与非型快闪存储器及其读出方法，可实现串行快闪可识别参数数据的高速读出。快闪存储器包括：存储胞元阵列；页面缓冲器/读出电路(170)，包含保持从存储胞元阵列读出的数据的第1锁存电路(L1)及可保持从第1锁存电路(L1)转发的数据的第2锁存电路(L2)；以及控制器(150)。控制器(150)在电源刚刚接通后或刚刚重置后，使存储胞元阵列的指定页面中的数据保持于第2锁存电路(L2)中，使串行快闪可识别参数数据保持于第1锁存电路(L1)中。并且，根据所输入的命令来串行输出串行快闪可识别参数数据或指定页面的数据。

技术领域

本发明涉及一种与非(NAND)型快闪存储器(flash memory)，尤其涉及串行快闪可识别参数(Serial Flash Discoverable Parameter，SFDP)读出。

背景技术

对于NAND型快闪存储器而言，集成度逐年增加，难以制造无不良或缺陷的存储元件。因此，在存储器芯片(memory chip)上，利用冗余方案(scheme)，该冗余方案用于在表观上修复制造工序中产生的存储元件的物理缺陷。例如，在某个冗余方案中，通过设置冗余存储器，来修复存在物理缺陷的存储元件。而且，除了借助冗余存储器的物理修复以外，作为软错误(soft error)对策，还有错误检测纠正(Error Checking Correction，ECC)电路。

专利文献1的NAND型快闪存储器中，高速缓冲寄存器(cache register)由两个部分构成，在从其中一个高速缓冲寄存器输出数据的同时，进行另一个高速缓冲寄存器的数据的错误纠正码运算，由此，从输出中去除错误纠正码运算的延迟，从而可实现高速读出。

[现有技术文献]

[专利文献]

[专利文献1]日本专利特开2013-235642号公报

[发明所要解决的问题]

在搭载串行外设接口(Serial Peripheral Interface，SPI)功能的或非(NOR)型快闪存储器中，在用户(user)无法用于编程(program)的地址(address)空间中，保存设备(device)识别符(identification，ID)、功能、配置(configuration)信息等参数(parameter)(以下，为了方便而称作SFDP数据或参数数据)，且可从外部进行SFDP数据的读出。NOR型快闪存储器由于采用该构成，因而读出速度快，SFDP读出能够无等待时间(“NoLatency”)或以非常短的存取(access)延迟时间来与串行时钟(serial clock)SCK同步地输出SFDP数据。

另一方面，在NAND型快闪存储器中，也有搭载SPI功能者，对于此种NAND型快闪存储器，要求与NOR型快闪存储器的SFDP读出的兼容性。但是，NAND型快闪存储器不同于NOR型快闪存储器，从存储胞元阵列的数据读出速度慢，因此难以无等待时间地输出SFDP数据。

发明内容

本发明解决上述问题，且目的在于提供一种能够无延迟时间或者以极短的延迟时间来读出与设备相关的参数数据的NAND型快闪存储器及其读出方法。

[解决问题的手段]

本发明的NAND型快闪存储器的读出方法中，所述NAND型快闪存储器包含页面缓冲器(page buffer)，该页面缓冲器具有保持从存储胞元阵列(memory cell array)读出的数据的第1数据保持部及可保持从第1数据保持部转发的数据的第2数据保持部，且该NAND型快闪存储器可响应外部时钟来输出由第2数据保持部所保持的数据，所述读出方法中，在电源刚刚接通后或刚刚重置后，将存储于存储胞元阵列的指定页面(page)中的数据保持于第2数据保持部中，且将存储于用户无法编程使用的区域中的与设备相关的参数数据保持于第1数据保持部中，并根据所输入的命令来控制参数数据或指定页面的数据的读出。