[发明专利]用于集成电路中的小及大特征的钴或镍及铜整合

说明书

在本公开内容的一实施方式中提供一种用于在工件上的特征中沉积金属的方法。该方法包括在工件上的第一金属层上电化学沉积第二金属层，所述工件具有在介电层内的两种不同尺寸的至少两个特征，其中该第二金属层为铜层，且其中该第一金属层包括选自于由钴及镍所组成的群组中的金属，其中该第一金属层完全填满该最小特征但不完全填充该最大特征。

背景技术

集成电路(IC)包含覆盖着基板的介电材料层及形成在这些介电材料层中或在这些介电材料层上的各种半导体器件。形成在这些介电材料层中或在这些介电材料层上的这些器件可包括MRS晶体管、双极晶体管、二极管及扩散电阻器。形成在介电材料中或形成在介电材料上的其他器件可包括薄膜电阻器及电容器。金属线使这些半导体器件互相连接以供电给这些器件且能使这些器件分享及交换信息。互连(interconnect)可在介电层内的器件之间水平地延伸及在数个介电层之间垂直地延伸。这些金属线由一系列的互连而彼此连接。首先图案化这些电气互连或金属线至这些介电层中以形成垂直及水平的凹陷特征(通孔及沟槽)，随后用金属填充这些凹陷特征。得到在介电质中含有金属填充线的层称为金属化层。

IC技术进展的长期目标是缩小IC尺寸。缩小IC尺寸是获得更高速的IC性能的关键。提升IC性能通常伴随器件面积减小和/或器件密度提高。提高器件密度会导致用来形成互连的通孔及沟槽尺寸(宽度)减小。然而，当晶片上的特征尺寸缩小时，可能会发生一些负面的结果。例如，缩小尺寸的特征可能得到较不可靠的互连。

集成电路(IC)中通常使用铜互连。然而在小特征中，铜互连的缺点包括表现出诸如在沉积期间形成空隙、铜的电迁移倾向、线路电阻及通孔电阻(via resistance)的结果。因此需要用来整合铜及非铜互连的方法、依据特征尺寸选择用于该特征的金属。本公开内容实施方式提出Cu及其他金属互连的整合方案以解决这些及其他问题。

发明内容

提供此发明内容以简要形式来介绍本发明构思的选择，且于以下具体实施方式中进一步描述这些发明构思的选择。此发明内容不意欲辨识所要求保护的主题的关键特征，亦非意欲用以确定所要求保护的主题的范围。

根据本公开内容一实施方式提供一种用于在工件上的特征中沉积金属的方法。该方法包括：于工件的第一金属层上电化学沉积第二金属层，所述工件具有在介电层中的至少两个不同尺寸的特征，其中该第二金属层是铜层及其中该第一金属层包含选自于由钴及镍所构成的群组中的金属，其中该第一金属层完全填满该最小特征但不完全填充该最大特征。

根据本公开内容另一实施方式，微特征工件包含具有至少两特征的介电质，其中该第一特征的临界尺寸(critical dimension)小于或等于17nm且填充有钴或镍，及其中该第二特征的临界尺寸大于20nm且填充有由钴或镍及铜所形成的堆叠层。

在本文所述的任一实施方式中，该第一特征可具有小于或等于17nm的临界尺寸。

在本文所述的任一实施方式中，该第二特征可具有大于20nm的临界尺寸。

在本文所述的任一实施方式中，该方法可进一步包括在沉积该第二金属层之后，对该工件进行热处理。

在本文所述的任一实施方式中，用于对该工件进行热处理的温度可在150℃至400℃的温度范围内。

在本文所述的任一实施方式中，对该工件进行热处理的步骤可使该第一金属层及该第二金属层退火。

在本文所述的任一实施方式中，对该工件进行热处理的步骤可使该第二金属层再流动(reflow)而至少部分地填充该最大特征。

在本文所述的任一实施方式中，方法可进一步包括在电化学沉积该第二金属层之前，先使用氢等离子体或氢自由基(H*)对该第一金属层进行等离子体处理。

在本文所述的任一实施方式中，方法可进一步包括在沉积该第二金属层之前，先对该第一金属层进行热处理。