[发明专利]混合式频率合成器及方法

说明书

实施例包含一种混合式频率合成器，其包括直接数字合成器，所述直接数字合成器经配置以产生具有由从外部产生信号源接收的输入信号确定的频率的数字输出信号。所述混合式频率合成器进一步包含Δ‑Σ调制器，其经配置以基于数字输出信号来产生Δ‑Σ调制信号，所述Δ‑Σ调制器耦合到直接数字合成器。所述混合式频率合成器还包含数/模转换器，其经配置以将Δ‑Σ调制信号转换成模拟输出信号，所述数/模转换器耦合到所述Δ‑Σ调制器。此外，所述混合式频率合成器包含带通滤波器，其经配置以从所述模拟输出信号移除干扰频率，所述带通滤波器耦合到所述数/模转换器；及锁相回路，其耦合到所述带通滤波器且由从所述带通滤波器接收的参考信号驱动。

相关申请案的交叉参考

本申请案主张2015年7月31日申请的第14/815,523号美国专利申请案的权益，所述申请案的全文并入本文中。

技术领域

本申请案大体上涉及频率合成器及其方法。特定来说，本申请案涉及包括由直接数字合成器驱动的锁相回路的混合式频率合成器。

背景技术

许多电子系统(包含音频及通信系统)需要产生高质量、灵活信号源以用作(例如)本地振荡器、样本时钟、频率调制器或类似者。出于这个目的，此类系统通常包含信号或频率合成器，其可在几微秒内在可用于给定输出信号的整个频带上调谐。

一种传统类型的频率合成器是锁相回路(“PLL”)，其为反馈控制系统，其产生具有关于输入参考信号的相位的相位的输出信号。在常见PLL的操作期间，输入参考信号经提供到相频检测器，其产生经提供到低通滤波器(“LPF”)的电压信号以改进回路稳定性且消除电压信号中的任何参考突波。低通滤波器的输出用以驱动电压控制振荡器(“VCO”)，其产生具有由输入电压控制的振荡频率的输出信号。PLL电路进一步包含反馈路径或回路，且VCO输出信号经提供到此路径上的频率或回路分频器。分频器(在本文中还称为“N分频器”)使VCO输出信号的频率除以经选择的整数值N，使得所述分频与参考频率完全相同。N分频器的输出与固定参考信号一起经提供到相频检测器作为第二输入。相频检测器比较两个输入信号的相位及频率且输出与所述两个输入信号之间的相位及/或频率中的差成比例的电压。此电压接着用以驱动VCO，借此完成PLL的反馈回路。以此方式，VCO的输出可锁定到参考信号及参考频率的相位或其N倍。

存在影响PLL系统的性能且使设计理想PLL(其具有(例如)输出频率的窄频道间隔及广范围)变得困难的若干因子。因此，传统PLL系统(还已知为“整数N PLL”)通常具有若干缺点，包含(例如)缓慢稳定时间及难以滤除的高频带内噪声电平。例如，回路分频器的整数值N的量值影响反馈回路的噪声性能，因为参考频率中的任何相位噪声或寄生噪声将在其原始量值乘以N的情况下出现于回路输出中。因此，当N值为大时噪声电平大幅增加。然而，需要大N值以实现高频率分辨率且容纳相较于参考频率为大的(例如其几倍)的VCO输出信号频率。

作为另一实例，参考信号的频率确定PLL的频率分辨率或步进大小，使得参考频率越低，频率分辨率及频道的数目越高。然而，在频率分辨率与稳定时间(还称为“锁定时间”或“频率切换时间”)(其为PLL改变到新的输出频率(例如在频率跳跃期间或当改变频道时)所花费的时间量)之间存在折衷。虽然较小稳定时间是优选的，使得PLL尽可能快地稳定于新的频率上，但这需要较高参考频率。如将了解，回路滤波器的带宽通常为参考频率的5％到10％且对PLL的稳定时间具有逆效应(即，回路滤波器的带宽越宽，稳定时间越快)。然而，较高参考频率意味着PLL的较低频率分辨率，其为不期望的。且回路滤波器上的较宽带宽是不期望的，因为此可使回路稳定性降级且不能有效地减少由参考频率及其谐波产生的寄生发射。

为解决整数N PLL中的一些性能挑战，可使用“分数N”PLL。此PLL系统使用非整数频率除法来提供比更传统PLL精细的频率分辨率或针对相同分辨率的更低输出噪声。然而，分数N PLL仍遭受输出信号中的寄生频调，如将了解。