[发明专利]使用间隔件蚀刻的沟槽形成围篱导体

说明书

相关专利申请案

本申请案是于2013年3月15日提出申请的美国专利申请案第13/836,647号的一部分接续申请案，所述美国专利申请案的全部内容特此出于所有目的以引用方式并入。

技术领域

本发明涉及半导体集成电路(IC)制作，且更特定来说涉及在半导体裸片(例如，集成电路裸片)的制作期间在其中形成导电线的次光刻图案。

背景技术

用于互连半导体裸片中的有源元件(例如，晶体管)的经图案化导电线的大小的减小已受可用光刻过程的限制。随着由形成半导体裸片上的晶体管的光刻掩蔽过程的改进而带来的这些晶体管的数目增加，必须互连这些大小不断减小的晶体管的导电线的大小尚未能随渐小晶体管而成比例地减小。

发明内容

因此，需要一种在不受用于制造半导体集成电路的光刻过程的限制的情况下减小经图案化导电线的大小的方式。

根据实施例，一种用于在半导体集成电路裸片中形成围篱导体的方法可包括以下步骤：在半导体衬底的一面上沉积第一电介质；在所述第一电介质中形成至少一个沟槽；在所述第一电介质上沉积牺牲膜，包含沉积于所述至少一个沟槽的壁及底部上；从所述第一电介质的面及所述至少一个沟槽的所述底部去除所述牺牲膜的部分，其中牺牲膜仅保留在所述至少一个沟槽的所述壁上；在所述至少一个沟槽的所述壁上的所述牺牲膜之间沉积第二电介质；去除所述第一电介质及所述第二电介质直到可在所述第一电介质与所述第二电介质之间暴露所述牺牲膜的顶部部分为止；去除所述第一电介质与所述第二电介质之间的所述牺牲膜，从而在其中留下至少两个窄沟道；在所述第一电介质及所述第二电介质的所述面上且在所述至少两个窄沟道中沉积导电材料；及去除所述第一电介质及所述第二电介质的所述面上的所述导电材料的部分直到可在所述至少两个窄沟道中仅暴露所述导电材料的顶部为止。

根据所述方法的另一实施例，在所述去除所述第一电介质及所述第二电介质的所述面上的所述导电材料的部分的步骤之后，所述方法可进一步包括将所述至少两个窄沟道中的所述导电材料的部分分离成独立围篱导体的步骤。根据所述方法的另一实施例，在所述从所述第一电介质的所述面及所述至少一个沟槽的所述底部去除所述牺牲膜的部分的步骤之后，所述方法可进一步包括从所述至少一个沟槽的所述壁的部分去除所述牺牲膜的步骤。

根据所述方法的另一实施例，所述沉积所述第一电介质的步骤可包括在所述半导体衬底的所述面上将所述第一电介质沉积到从约1纳米到约2000纳米(例如，约1纳米到约100纳米)的厚度的步骤。根据所述方法的另一实施例，所述形成所述至少一个沟槽的步骤包括在所述第一电介质中将所述至少一个沟槽形成到从约1纳米到约2000纳米(例如，约1纳米到约100纳米)的深度的步骤。根据所述方法的另一实施例，所述形成所述至少一个沟槽的步骤包括在所述第一电介质中形成具有从约1纳米到约2000纳米(例如，约1纳米到约100纳米)的宽度的所述至少一个沟槽的步骤。根据所述方法的另一实施例，所述沉积所述牺牲膜的步骤包括将所述牺牲膜沉积到从约1纳米到约2000纳米(例如，约1纳米到约100纳米)的厚度的步骤。根据所述方法的另一实施例，所述沉积所述第二电介质的步骤包括将所述第二电介质沉积到从约1纳米到约2000纳米(例如，约1纳米到约100纳米)的厚度的步骤。

根据所述方法的另一实施例，所述牺牲膜可选自由SiN、SiO₂及SiO_xN_y组成的群组。根据所述方法的另一实施例，所述导电材料可选自由Al、Ag、Au、Fe、Ta、TaN、Ti及TiN组成的群组。根据所述方法的另一实施例，所述导电材料包括铜(Cu)。

根据所述方法的另一实施例，在所述至少一个窄沟道中沉积势垒层的步骤可在于其中沉积所述导电材料的所述步骤之前。根据所述方法的另一实施例，分离所述导电材料的部分的所述步骤可包括利用反应性离子蚀刻(RIE)来分离所述导电材料的部分的步骤。根据所述方法的另一实施例，RIE可具侵蚀性。根据所述方法的另一实施例，可包括用电介质填充通过所述RIE形成的间隙及对其进行化学机械平面化(CMP)抛光的步骤。