[发明专利]无鳍片凹陷和无栅极间隙壁下拉的鳍状场效晶体管间隙壁蚀刻

说明书

技术领域

本发明实施例涉及晶体管处理技术，且更具体而言，涉及用于形成三维元件的处理。

背景技术

如今研究了许多方法来提高半导体元件的性能，所述方法包括进行尺寸缩放以减小整体元件尺寸。此外，可通过使用例如以下额外材料来对包括平面元件或三维元件的硅系晶体管进行改性：硅：锗合金(SiGe)或化合物半导体，例如InAs或其他3∶5化合物半导体。为提高元件性能所作的其他尝试包括将应变引入至晶体管通道中以提高载流子迁移率。

在N型金属氧化物半导体场效晶体管(NMOS)的情形中，尚未实现在晶体管通道中引入显著的应变的直接工艺。一种用于在N型金属氧化物半导体场效晶体管中制造应变晶体管通道的可能途径是使用SiGe应变弛豫缓冲(SRB)层。此应变弛豫缓冲层是由经过弛豫的SiGe材料形成的层。然后硅可外延生长于所述应变弛豫缓冲层上。由于硅与SiGe之间的晶格失配，因此应变被引入至生长于应变弛豫缓冲层上的硅中。举例而言，此方法可用于三维晶体管(例如鳍状场效晶体管(finFET))中。若随后在此应变Si层中制作鳍状场效晶体管元件，则元件可因形成鳍状场效晶体管元件的一部分的晶体管通道被赋予增大的电子迁移率而具有提高的性能。

为了获得此类鳍状场效晶体管元件中的元件性能的潜在提高，谨慎行事可有利于确保对形成于鳍状场效晶体管的鳍片结构上的侧壁或形成于栅极结构上的侧壁进行恰当处置。举例而言，在根据已知工艺流程对鳍状场效晶体管元件进行处理的间隙壁蚀刻操作期间，硅鳍片将保持完好无损，因此硅鳍片中的应变在通道区中未被解除。此外，在用于在鳍片结构上形成侧壁的蚀刻工艺期间，沉积于栅极结构上的侧壁材料也被蚀刻。形成于栅极结构上的侧壁的下拉将保持于可接受的水平或得以避免以在处理期间减少栅极损失。

针对这些及其他考虑而提供了本发明。

发明内容

提供本发明内容是为了以简化形式介绍下文在具体实施方式中所进一步阐述的一系列概念。本发明内容并非旨在辨识所请求保护的标的物的关键特征或必不可少的特征，也并非旨在帮助确定所请求保护的标的物的范围。

在一个实施例中，一种处理三维元件的方法可包括：提供自基板的基板平面延伸的图案化特征，所述图案化特征包括半导体部分及处于未硬化状态的涂层，所述涂层沿顶部区及沿所述半导体部分的侧壁区延伸；将第一离子植入至所述涂层中，所述第一离子具有沿着所述基板平面的垂线的第一轨迹，其中所述第一离子形成沿着所述顶部区安置的所述涂层的蚀刻硬化部分，所述蚀刻硬化部分包括硬化状态；以及在所述涂层处使用第二离子引导反应性蚀刻，所述第二离子具有相对于所述垂线形成非零角度的第二轨迹，其中所述反应性蚀刻以第一蚀刻速率移除所述蚀刻硬化部分，其中所述第一蚀刻速率小于当所述第二离子在所述反应性蚀刻中被引导至处于所述未硬化状态的所述涂层的顶部部分时的第二蚀刻速率。

在另一实施例中，一种处理鳍状场效晶体管元件的方法可包括：提供经涂布元件结构，所述经涂布元件结构包括自基板的基板平面延伸的鳍片结构、覆盖所述鳍片结构的第一部分的栅极结构、以及涂层，所述涂层覆盖所述栅极结构并覆盖所述鳍片结构的未被所述栅极结构覆盖的第二部分；将第一离子植入至所述涂层中，所述第一离子具有沿着所述基板平面的垂线的第一轨迹，其中所述第一离子形成沿着所述鳍片结构的第一顶表面安置的所述涂层的第一蚀刻硬化部分及沿着所述栅极结构的第二顶表面安置的所述涂层的第二蚀刻硬化部分；以及使用第二离子在所述涂层处引导反应性蚀刻，所述第二离子具有相对于所述垂线形成非零角度的第二轨迹，其中所述第二离子移除所述第一蚀刻硬化部分、所述第二蚀刻硬化部分、及安置于所述鳍片结构的鳍片侧壁上的第一层的侧壁部分，而所述鳍片结构的半导体部分则不被蚀刻。

在又一实施例中，一种形成鳍状场效晶体管元件的方法可包括：提供自基板的基板平面延伸的鳍片结构，所述鳍片结构包括鳍片及涂层，所述鳍片由具有初始应变状态的应变硅制成，所述涂层沿着所述鳍片的顶部区及侧壁区延伸；将第一离子植入至所述涂层中，所述第一离子具有沿着所述基板平面的垂线的第一轨迹，其中所述第一离子形成所述涂层的蚀刻硬化部分，所述蚀刻硬化部分沿着所述顶部区安置且形成为硬化状态；以及在所述鳍片结构处引导包括第二离子的反应性蚀刻，所述第二离子具有相对于所述垂线形成非零角度的第二轨迹，其中所述反应性蚀刻移除所述涂层的所述蚀刻硬化部分及所述侧壁部分而不蚀刻所述鳍片，其中形成暴露的鳍片，所述暴露的鳍片具有与所述初始应变状态相等的最终应变状态。

附图说明