[发明专利]用于存储器管理单元(MMU)的转换的推测性预取

说明书

技术领域

本发明的实施例涉及用于存储器管理单元(MMU)的转换的推测性预取。

背景技术

单片系统(SoC)装置可包含一或多个中央处理器、一或多个互连线(或总线)、一或多个外围装置(或上游装置)以及一或多个从装置。此些SoC装置可进一步包含耦合到处理器的存储器管理单元(MMU)以及耦合到一或多个外围装置的一或多个系统MMU(SMMU)。SMMU以处理器的MMU转换用于处理器存储器存取的地址几乎相同方式为外围装置业务提供地址转换服务。

MMU的主要功能包含地址转换、存储器保护及属性控制。地址转换是将输入地址转换成输出地址。转换信息被存储在MMU引用以执行地址转换的转换表中。MMU可将完整转换存储在转换高速缓冲存储器中以避免在下一次接收到存储器的同一块的输入地址时存取所述转换表。

MMU转换高速缓冲存储器中的需求未命中通过导致例如增加的存储器等待时间(延迟)、减少的带宽利用率及用以隐藏延迟的增加缓冲而消极地影响系统性能及系统成本。用以使此些需求未命中的数目最小化的当前解决方案包含尝试“预测”未来需要哪些转换且将其置于转换高速缓冲存储器中。具体来说，这些解决方案预测未来将需要先前使用且邻近的转换。为了使此些预测方案表现良好，需要高度的时间/空间局部性。在存在有限空间/时间局部性的状况下，预测经常不正确且因此预测方案表现不良。

发明内容

以下呈现与和本文中所揭示的关于用于存储器管理单元(MMU)的转换的推测性预取的机制相关联的一或多个方面及/或实施例有关的简化发明内容。如此，以下发明内容不应被认为涉及所有预期方面及/或实施例的广泛概述，且以下发明内容也不应被认为识别涉及所有预期方面及/或实施例的关键或决定性要素或描绘与任何特定方面及/或实施例相关联的范围。因此，以下发明内容具有用以在下文呈现的具体实施方式之前以简化方式呈现涉及与本文中所揭示机制有关的一或多个方面及/或实施例的某些概念的唯一目的。

预取装置的MMU中的地址转换的方法包含：检测与和所述MMU相关联的一或多个转换高速缓冲存储器有关的触发条件，所述触发条件与触发地址相关联；产生描述待预取到所述一或多个转换高速缓冲存储器中的地址转换序列的序列描述符，其中所述地址转换序列包括对应于邻近于含有所述触发地址的地址范围的多个地址范围的多个地址转换；以及将地址转换请求发布到所述一或多个转换高速缓冲存储器以获得地址转换序列中的所述多个地址转换中的每一者，其中所述一或多个转换高速缓冲存储器基于所述一或多个转换高速缓冲存储器中不存在所述多个地址转换中的至少一个地址转换而将所述至少一个地址转换预取到所述一或多个转换高速缓冲存储器中。

用于预取装置的MMU中的地址转换的装置包含：经配置以检测与和所述MMU相关联的一或多个转换高速缓冲存储器有关的触发条件的逻辑，所述触发条件与触发地址相关联；经配置以产生描述待预取到所述一或多个转换高速缓冲存储器中的地址转换序列的序列描述符的逻辑，其中所述地址转换序列包括对应于邻近于含有所述触发地址的地址范围的多个地址范围的多个地址转换；以及经配置以将地址转换请求发布到所述一或多个转换高速缓冲存储器以获得地址转换序列中的所述多个地址转换中的每一者的逻辑，其中所述一或多个转换高速缓冲存储器基于所述一或多个转换高速缓冲存储器中不存在至少一个地址转换而将所述多个地址转换中的所述至少一个地址转换预取到所述一或多个转换高速缓冲存储器中。

预取装置的MMU中的地址转换的设备包含：用于检测与和所述MMU相关联的一或多个转换高速缓冲存储器有关的触发条件的装置，所述触发条件与触发地址相关联；用于产生描述待预取到所述一或多个转换高速缓冲存储器中的地址转换序列的序列描述符的装置，其中所述地址转换序列包括对应于邻近于含有所述触发地址的地址范围的多个地址范围的多个地址转换；以及用于将地址转换请求发布到所述一或多个转换高速缓冲存储器以获得地址转换序列中的所述多个地址转换中的每一者的装置，其中所述一或多个转换高速缓冲存储器基于所述一或多个转换高速缓冲存储器中不存在至少一个地址转换而将所述多个地址转换中的所述至少一个地址转换预取到所述一或多个转换高速缓冲存储器中。