[发明专利]用于存储器管理单元(MMU)的转换的推测性预取

权利要求书

1.一种预取装置的存储器管理单元MMU中的地址转换的方法，其包括：

检测与和所述MMU相关联的一或多个转换高速缓冲存储器有关的触发条件，所述触发条件与触发地址相关联；

产生描述待预取到所述一或多个转换高速缓冲存储器中的地址转换序列的序列描述符，其中所述地址转换序列包括对应于邻近于含有所述触发地址的地址范围的多个地址范围的多个地址转换；以及

将地址转换请求发布到所述一或多个转换高速缓冲存储器以获得所述地址转换序列中的所述多个地址转换中的每一者，

其中所述一或多个转换高速缓冲存储器基于所述一或多个转换高速缓冲存储器中不存在所述多个地址转换中的至少一个地址转换而将所述至少一个地址转换预取到所述一或多个转换高速缓冲存储器中。

2.根据权利要求1所述的方法，其中所述触发条件包括所述一或多个转换高速缓冲存储器中的一者中的所述触发地址的命中。

3.根据权利要求1所述的方法，其进一步包括：

设置对应于所述触发地址的第一转换高速缓冲存储器条目中的预取旗标，以确保对对应于所述第一转换高速缓冲存储器条目的地址范围仅执行一次预取；以及

设置对应于邻近于含有所述触发地址的所述地址范围的所述多个地址范围中的至少一者的第二转换高速缓冲存储器条目中的所述预取旗标，以确保在对所述第二转换高速缓冲存储器条目的随后命中时不触发预取。

4.根据权利要求3所述的方法，其中所述触发条件包括所述预取旗标未被设置。

5.根据权利要求1所述的方法，其中所述触发条件包括对所述一或多个转换高速缓冲存储器中的所述触发地址的未命中。

6.根据权利要求1所述的方法，其进一步包括：

确定所述触发地址是否含在有效地址转换请求的序列描述符中，

其中基于所述触发地址含在所述有效地址转换请求的所述序列描述符中，不产生描述待预取的所述地址转换序列的所述序列描述符。

7.根据权利要求1所述的方法，其中所述序列描述符包含所述触发地址、所述地址转换序列的大小，以及步幅长度大小，其中所述地址转换序列的所述大小定义将预取地址转换的地址范围，其中所述地址转换序列的所述大小经划分成所述步幅长度大小的步幅长度区域，且其中所述序列描述符描述每步幅长度区域一个地址转换请求。

8.根据权利要求7所述的方法，其中所述步幅长度大小为可编程的、固定的、基于基础高速缓冲存储器结构的，或基于所述触发地址的页大小动态确定的。

9.根据权利要求7所述的方法，其中所述序列描述符定义对刚好高于由所述地址转换序列的所述大小定义的所述地址范围的步幅长度区域及刚好低于所述地址范围的步幅长度区域的地址转换请求。

10.根据权利要求9所述的方法，其中不设置对应于刚好高于由所述地址转换序列的所述大小定义的所述地址范围的所述步幅长度区域及刚好低于由所述地址转换序列的所述大小定义的所述地址范围的所述步幅长度区域的一或多个转换高速缓冲存储器条目中的预取旗标。

11.根据权利要求7所述的方法，其中预取地址转换请求的次序包括从所述地址转换序列中的地址转换的第一步幅长度区域前向的次序，从所述地址转换序列中的地址转换的最后步幅长度区域反向的次序，从邻近于含有所述触发地址的地址转换的步幅长度区域的地址转换的步幅长度区域交替的次序，可编程的次序，或随机次序。

12.根据权利要求1所述的方法，其进一步包括：

将一或多个序列描述符存储在先进先出FIFO队列中；以及

基于预取请求产生器可用于产生对应于经取消排队的序列描述符的地址转换请求而将来自所述FIFO队列的所述序列描述符取消排队。

13.根据权利要求12所述的方法，其中所述预取请求产生器产生对所述序列描述符中所定义的每一地址的预取请求。

14.根据权利要求12所述的方法，其中多个预取请求产生器对来自所述FIFO队列的多个序列描述符并行操作。

15.根据权利要求12所述的方法，其中将新序列描述符存储在完整FIFO队列中的尝试致使所述新序列描述符被丢弃。