[实用新型]多路DDS信号发生器

说明书

技术领域

本实用新型涉及电子技术领域，尤其涉及一种多路DDS信号发生器。

背景技术

直接数字式频率合成器(Direct Digital Synthesizer，DDS)是一种全数字技术，它从相位概念出发直接合成所需频率。与传统的频率合成器相比，DDS具有低成本、低功耗、低相位噪声、频率分辨率高和频率转换时间短、易于集成、调整等优点，广泛应用在电子仪器、通信、雷达、对子对抗、测试等领域，是实现设备全数字化的关键技术之一。

现场可编程门阵列(Field－Programmable Gate Array，FPGA)具有高速、高集成度和现场可编程等诸多优点，广泛应用在不同的领域，如数字电路设计、微处理器系统、数字信号处理等，可以基于FPGA实现DDS信号发生器。

DDS信号发生器的结构如图1所示，包括频率命令字单元、相位累加器、ROM存储器、幅度控制单元、数模转换器(DAC)、低通滤波器(LPF)等。

在实际应用中，根据实际的需求往往同时需要多路DDS信号发生器。

目前，基于FPGA实现多路DDS信号发生器，需要分别为每一路DDS信号发生器配置独立的资源，即重复配置多路DDS信号发生器，该方法的优点为结构简单，但是，随着所需的信号源路数的增多，导致所需的资源越来越多，占用的面积越来越大，占用过多的FPGA资源。

实用新型内容

本实用新型实施例提供一种多路DDS信号发生器，用以减少多路DDS信号发生器占用的资源。

本实用新型实施例提供的具体技术方案如下：

本实用新型实施例提供了一种多路直接数字式频率合成器DDS信号发生器，包括频率命令字生成模块、N路相位累加器、M个波形存储模块、选择模块、N路幅度调节模块、N路数模转换器、N路低通滤波器以及时钟模块；

所述频率命令字生成模块分别与N路所述相位累加器连接，每路所述相位累加器分别与所述M个波形存储模块相连接，所述M个波形存储模块与所述选择模块的M个输入端一一对应连接，所述选择模块的N个输出端与所述N路幅度调节模块一一对应连接，所述选择模块的输出控制端控制所述选择模块从所述N个输出端中选择处于选通状态的所述相位累加器对应的输出端，所述N路幅度调节模块与所述N路数模转换器一一对应连接，所述N路数模转换器与所述N路低通滤波器一一对应连接；

所述时钟模块的第一输出端分别连接所述频率命令字生成模块以及所述波形存储模块的时钟输入端，所述时钟模块的第二输出端分别连接所述N路相位累加器的时钟输入端，所述时钟模块的第一输出端输出的时钟信号的频率，等于所述时钟模块的第二输出端输出的时钟信号的频率的N倍。

基于上述技术方案，本实用新型实施例中，通过多路DDS信号发生器中设置一组M个波形存储模块，由N路相位累加器共享该M个波形存储模块，从而避免了针对每路相位累加器分别设置M个波形存储模块，很大程度上减少了多路DDS信号发生器所占用的系统资源。

附图说明

图1为现有的DDS信号发生器的结构示意图；

图2为本实用新型实施例中N路DDS信号发生器的结构示意图；

图3为本实用新型实施例中时钟模块的结构示意图；

图4为本实用新型实施例中相位累加器的结构示意图；

图5为本实用新型实施例中生成多路DDS信号的过程示意图。

具体实施方式

为了使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型作进一步地详细描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本实用新型保护的范围。

本实用新型实施例所提供的多路DDS信号发生器，通过每路DDS信号发生器共享同一个波形存储模块的方式，避免分别针对每路DDS信号发生器分别设计波形存储模块所导致的资源浪费，减少了多路DDS信号发生器占用的资源。

实际应用中，该多路DDS信号发生器可以是基于可编程逻辑器件实现，例如基于现场可编程门阵列(Field－Programmable Gate Array，FPGA)实现。

下面结合说明书附图对本实用新型实施例作进一步详细描述。应当理解，此处所描述的实施例仅用于说明和解释本实用新型，并不用于限定本实用新型。

本实用新型实施例中，以N路DDS信号发生器为例进行说明，其中，N为大于1的正整数。