[实用新型]一种SoC系统中通用可配置加速单元的IP电路

说明书

技术领域

本实用新型属于半导体集成电路中数字集成电路技术领域，尤其涉及要求计算量复杂、计算速度快、占用面积小的SoC电路中。

背景技术

SoC(System On Chip，片上系统)系统中常常需要完成信息的获取、处理、存储、传输到执行，其中常常需要完成一些大数据的传输和运算，其中有一些常用的不可或缺并且非常基础的运算，如数字滤波，傅里叶变换，模平方，乘累加以及相应的加窗运算等等，而且每种运算又可以分为实数运算或者复数运算。这些运算有一些共同的特点，即都有一定的规律可循，都会有较多的数据流参与运算，参加运算的数据输出频率与输入频率一致。一般常常借助于内部处理器DSP或CPU运算完成，而借助于内部处理器，其运算能力是一个较大的问题，尤其是复数运算。通过软件实现复数运算，不仅会占用CPU的资源，影响CPU控制功能的发挥，更重要的是运算速度受到影响，这在某些实时性要求高的场合是无法接受的。比较好的一个解决措施是将这些运算做成硬件加速单元IP，与CPU一起完美的实现系统的功能，将CPU的能力发挥到最大化。因此要在SOC中增加运算加速单元IP，满足运算能力的要求。为了做到一定的通用性，加速单元设计成可配置类型，以便实现更多的运算。

中国专利申请“一种基于改进的高基CORDIC算法的复数乘法运算单元”(CN103488459A)，文中提出一种改进的高基CORDIC算法与基于改进的高基CORDIC算法的复数乘法运算单元。不同与本实用新型提出的实现复数乘法的方法，本实用新型中提出的硬件加速单元在实现复数乘法时，具有运算速度快，占用资源少等特性。

中国专利申请“一种FFT实现装置和方法”(CN104268124A)，文中提出克服FFT并行流水线结构硬件资源开销大而实用新型的一种FFT实现装置和方法，但其仍是并行FFT实现。相对本实用新型方法具有硬件资源开销大，内部实现结构复杂。

中国专利申请“一种可变点数的浮点FFT处理器”(CN104268122A)，文中提出的浮点FFT处理器，其占用资源多。和本实用新型提出的算法实现方案不同。

2014年03月12日专利库公开了一件名称为“一种支持多模式的并行FFT信号处理器及方法”(CN103634241A)，提出的并行FFT信号处理及方法，采用分时复用输入接口，对4路FFT数据流旁路不处理，并需要在输出接口使用分频时钟做为输出时钟。而本实用新型提出只需要一个工作时钟，工作状态稳定，使用资源少。

实用新型内容

本实用新型所要解决的技术问题是提供一种SoC系统中通用可配置加速单元的IP电路。

为解决上述技术问题，本实用新型提供一种SoC系统中通用可配置加速单元的IP电路，其特征是，可配置加速单元IP电路包括数据存储器、运算器和数据交换模块，其中，数据存储器中包括外部数据存储器、内部系数存储器和窗系数存储器，运算器包括实部运算器和虚部运算器；

通过配置外置的模式寄存器产生控制信号控制可配置加速单元IP电路；

内部系数存储器和窗系数存储器用于将存储的复数分为实部运算数据和虚部运算数据分别输入到实部运算器和虚部运算器；虚部运算器通过外部数据存储器把运算的中间运算结果的实数数据送入实部运算器内，实部运算器通过外部数据存储器把运算的中间运算结果的虚数数据送入虚部运算器内；

实部运算器和虚部运算器最后将输出的实部数据和虚部数据输出和输入至数据交换模块进行数据交换。

实部运算器和虚部运算器内部结构相同。

实部运算器和虚部运算器主要由阵列乘法器、累加器/加法器、多个MUX选择器和多个数据寄存器组成。

实部运算器和虚部运算器的时序相同。

输入的多个内部系数复数数据的实部数据先后在依次的一个时钟周期时刻存入寄存器reg1中，后分别在相应的下一个时钟周期分别送入寄存器reg2、reg4中；

虚部运算器运算的中间运算结果通过数据交换以及输入的内部系数复数数据的虚部数据也进入实部运算器内部并存入寄存器reg3中；

窗系数的实部数据及内部第一次碟算的实数结果数据通过MUX选择器与寄存器reg4中的数据经乘法器进行乘法运算，并把乘法运算结果送至寄存器reg5中；寄存器reg2、寄存器reg5及寄存器reg7中的数据经MUX选择器送至寄存器reg6中；寄存器reg6中的数据经累加器或加法器进行累加运算送到寄存器reg7中，寄存器reg7中的数据经反相器后随时钟流水送至寄存器reg8和reg9，同时经MUX选择送回寄存器reg2中并进行下一步流水运算；