[实用新型]一种SoC系统中通用可配置加速单元的IP电路

权利要求书

1.一种SoC系统中通用可配置加速单元的IP电路，其特征是，可配置加速单元IP电路包括数据存储器、运算器和数据交换模块，其中，数据存储器中包括外部数据存储器、内部系数存储器和窗系数存储器，运算器包括实部运算器和虚部运算器；

通过配置外置的模式寄存器产生控制信号控制可配置加速单元IP电路；

内部系数存储器和窗系数存储器用于将存储的复数分为实部运算数据和虚部运算数据分别输入到实部运算器和虚部运算器；虚部运算器通过外部数据存储器把运算的中间运算结果的实数数据送入实部运算器内，实部运算器通过外部数据存储器把运算的中间运算结果的虚数数据送入虚部运算器内；

实部运算器和虚部运算器最后将输出的实部数据和虚部数据输出和输入至数据交换模块进行数据交换。

2.根据权利要求1所述的SoC系统中通用可配置加速单元的IP电路，其特征是，实部运算器和虚部运算器内部结构相同。

3.根据权利要求1或2所述的SoC系统中通用可配置加速单元的IP电路，其特征是，实部运算器和虚部运算器主要由阵列乘法器、累加器/加法器、多个MUX选择器和多个数据寄存器组成。

4.根据权利要求1或2所述的SoC系统中通用可配置加速单元的IP电路，其特征是，实部运算器和虚部运算器的时序相同。

5.根据权利要求3所述的SoC系统中通用可配置加速单元的IP电路，其特征是，输入的多个内部系数复数数据的实部数据先后在依次的一个时钟周期时刻存入寄存器reg1中，后分别在相应的下一个时钟周期分别送入寄存器reg2、reg4中；

虚部运算器运算的中间运算结果通过数据交换以及输入的内部系数复数数据的虚部数据也进入实部运算器内部并存入寄存器reg3中；

窗系数的实部数据及内部第一次碟算的实数结果数据通过MUX选择器与寄存器reg4中的数据经乘法器进行乘法运算，并把乘法运算结果送至寄存器reg5中；寄存器reg2、寄存器reg5及寄存器reg7中的数据经MUX选择器送至寄存器reg6中；寄存器reg6中的数据经累加器或加法器进行累加运算送到寄存器reg7中，寄存器reg7中的数据经反相器后随时钟流水送至寄存器reg8和reg9，同时经MUX选择送回寄存器reg2中并进行下一步流水运算；

同理，第二次碟算输入的复数数据的实部数据进入实部运算器内并也进行相同的流水运算，第二次碟算的窗系数进入实部运算器内部进行相同的串行流水运算；

最后在寄存器reg9读取第二次碟算运算的实部数据结果。

6.根据权利要求3所述的SoC系统中通用可配置加速单元的IP电路，其特征是，采用基4的寻址方式来完成基2的蝶算，即每次输入4个复数数据，完成4个点的4次蝶算，再输出4个结果，并按照每个主时钟周期输入或输出一个数据进行流水。