[发明专利]用于金属栅极的制造技术

说明书

本公开内容的一个方面是一种通过在ILD0层之上形成特殊层以代替传统TiN硬掩模来制造金属栅极的方法，以避免由于传统的ILD0 CMP造成的ILD0损耗。该方法可包括：在ILD0 CMP之后，在ILD0层之上形成薄的第一可灰化膜层；然后在该第一层之上形成薄的第二介电层；在针对第一区域(例如PMOS或NMOS)的铝CMP工艺期间，通过抛光移除第二层直至第一可灰化膜层的顶表面；以及然后通过诸如燃烧之类的灰化法移除第一可灰化膜层。以此方式，可降低第一铝CMP步骤期间的ILD0损耗并由此降低ILD0的初始高度，这进而可以降低填充在腔中的初始虚栅极的高度。

技术领域

本发明涉及半导体工艺与器件。

背景技术

自从早年德州仪器的Jack Kilby博士发明了集成电路之时起，科学家们和工程师们已经在半导体器件和工艺方面作出了众多发明和改进。近50年来，半导体尺寸已经有了明显的降低，这转化成不断增长的处理速度和不断降低的功耗。迄今为止，半导体的发展大致遵循着摩尔定律，摩尔定律大致是说密集集成电路中晶体管的数量约每两年翻倍。现在，半导体工艺正在朝着20nm以下发展，其中一些公司正在着手14nm工艺。这里仅提供一个参考，一个硅原子约为0.2nm，这意味着通过20nm工艺制造出的两个独立组件之间的距离仅仅约为一百个硅原子。

半导体器件制造因此变得越来越具有挑战性，并且朝着物理上可能的极限推进。

在制造典型栅极尺寸小于50nm的晶体管时，所谓的“高k/金属栅极”(HKMG)技术已经普及。根据HKMG制造工艺流程，包括在栅电极中的绝缘层由高k材料构成。这与常规的氧化物/多晶硅(poly/SiON)方法相反，在常规的氧化物/多晶硅方法中，栅电极绝缘层通常由氧化物构成，在基于硅的器件情况下优选二氧化硅或氮氧化硅。目前，有两种不同的方法在半导体制造工艺流程中实现HKMG。第一种方法称为栅极-首先，制造工艺流程类似于传统poly/SiON方法过程中采取的流程。首先形成栅电极，包括高k电介质膜和功函数金属膜，继之以后续的晶体管制造阶段，例如，源极区域和漏极区域的限定、部分基板表面的硅化、金属化等等。另一方面，根据也称之为栅极-最后或替换栅极的第二种方案，在存在牺牲虚栅极的情况下执行各个制造阶段，诸如掺杂剂离子注入、源极区域和漏极区域形成以及基板硅化。该虚栅极在高温源极/漏极成型以及所有硅化物退火周期都已执行之后由真实的栅极替代。

发明内容

以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。

根据本发明的一方面，提供了一种用于制造半导体器件的金属栅极的方法，该方法包括提供衬底；在该衬底上提供第一金属栅极型晶体管区域和第二金属栅极型晶体管区域，其中该第一金属栅极型晶体管区域和该第二金属栅极型晶体管区域的每一者包括虚栅极；在该第一金属栅极型晶体管区域和该第二金属栅极型晶体管区域周围提供零阶层间介电ILD0层；在该ILD0层之上形成可灰化的第一层；在该第一层之上形成第二层，该第二层包括碳化硅SiC；执行图案化工艺以移除该第一金属栅极型晶体管区域中的虚栅极并在该第一金属栅极型晶体管区域中形成第一金属栅极，该第一金属栅极为第一金属栅极型；执行第一化学机械抛光CMP工艺以抛光该第一金属栅极型晶体管区域中的该第一金属栅极，其中该第一CMP工艺包括移除该第二层但不移除该第一层；以及通过灰化法移除该第一层。

附图说明

图1A-1F示出用于制造半导体器件的传统两步法CMP工艺的过程。

图2A示出在根据本公开内容的制造半导体器件的改进的两步法CMP工艺期间，在ILD0CMP之后，可在ILD0层之上形成第一层和第二层。

图2B示出可在根据本公开内容的改进的两步法CMP工艺期间移除虚栅极以形成腔。