[发明专利]一种基于FPGA架构的智能串口通讯装置

说明书

本发明属于计算机通讯控制技术领域，具体涉及一种基于FPGA架构的智能串口通讯装置。本发明利用FPGA并行处理的特点，通过设计可复用的串口通道逻辑单元以及智能化控制管理逻辑单元，实现多串口通道通讯数据的并行接收、发送和自测试功能。设计具备完备的BIT策略和接口防护功能，克服了传统串口通讯模块设计CPU负荷重、FPGA引脚数量多的缺点，提高了CPU有效利用率和串行总线数据传输带宽，具备较强理论意义和实用价值。

技术领域

本发明涉及现场可编程门阵列FPGA技术领域，尤其涉及一种基于FPGA架构的智能串口通讯装置，以FPGA为硬件基础，用VHDL编写代码实现，属于计算机通讯控制技术领域。

背景技术

随着通讯技术的不断发展，现场可编程器件FPGA(Field Programmable GateArray)的使用越来越广泛，它具有集成度高、体积小、功耗低、高可靠性、高安全性、系统成本低、灵活性号、便于连接等特点，因而在通讯技术领域中得到广泛的应用，常用的通讯方法就有串口通讯。

目前比较通用的串口通讯实现方案有两种。第一种方案是采用串口通讯芯片实现串口通讯，使用FPGA实现上位机与串口通讯芯片之间的逻辑控制，完全基于上位机接收和发送数据。当数据量大时，上位机主程序需要频繁地进行中断响应或者进行标志位查询操作，控制数据接收流程并缓存收到的数据，占用上位机的时间较长；在发送数据时，需要查询当前串口通讯状态，进行发送流程控制，也会占用上位机大量的时间，从而影响上位机的工作效率。在多串口通道设计中，DSP需采用串行方式一次扫描各个通道，当串口通讯速率过低时导致上位机等待时间过长，难以满足实时性要求较高且需要并行处理的实际需求。

第二种方案是采用FPGA实现专用串口扩展芯片的功能，通过在FPGA内部集成多路串口控制器，在每一路串口控制器与上位机之间设置不同的双端口存储器芯片，每一个双端口存储器的第一端口通过数据线和地址线与上位机连接，第二端口通过数据线与地址线连接相应串口控制器的数据信号端口和地址信号端口，相应的，每一路串口控制器可利用对应的地址信号端口和数据信号端口向双端口存储器发送地址信号和数据以在双端口存储器的目标地址上写入已接收数据或读取待发送数据。本方案设计中每一路串口控制器在双端口存储器芯片中读写数据时，需要利用不同的信号线同时传输地址信号和数据以实现向双口存储器芯片的目标地址写入或读出数据，使用信号线数量较多，即占用FPGA引脚数量较多，因此，减少占用FPGA引脚数量成为亟待解决的问题。

发明内容

本发明的目的是为了克服现有技术的不足，提供一种基于FPGA架构的智能串口通讯装置设计方案，该FPGA逻辑设计采用智能化管理设计，并行处理完成多通道串口通讯数据的接收、发送和自测试过程，从而减少占用CPU时间，提高CPU效率；同时处理结果通过内嵌的双口存储器实现与CPU之间的数据交互，从而减少占用FPGA引脚数量。

该装置逻辑架构主要分为三大逻辑单元：局部总线解析逻辑单元、CPU命令解析逻辑单元和串口通道逻辑单元。

局部总线解析逻辑单元分别与CPU和FPGA内部寄存器相连，完成局部总线协议信号的解析及转换功能，传输相应的总线数据信息，这些信息包括命令信息、相关状态寄存器信息、配置数据信息、缓冲区指针信息以及接收/发送数据。

CPU命令解析逻辑单元分别与状态/命令寄存器和串口通道逻辑单元相连，完成CPU命令的解析功能，并根据解析的命令产生不同的命令控制信号，这些命令控制信号包括初始化信号(init)、自测试信号(ibit)、软复位信号(srst)、停止工作信号(stop)、正常工作信号(work)，同时根据各串口通道返回的状态信息，完成模块状态寄存器的信息更新。