[发明专利]内存控制电路及其方法

说明书

一种内存控制电路及其方法。内存控制方法包括：传送第一频率至串行外围接口NOR型闪存；传输一读取指令至该串行外围接口NOR型闪存；等待一读取等待时间，其中该读取等待时间是与该串行外围接口NOR型闪存的规格及该第一频率的周期有关；等待一延迟时间，其中该延迟时间是与一延迟设定值及一第二频率的周期有关，该第一频率不等于该第二频率；接收该串行外围接口NOR型闪存所回传的一读取数据；以及依据该读取数据是否正确调整该延迟时间。本发明提升串行外围接口NOR型闪存的读取操作的稳定度，而且具有电路简单及可弹性调整等优点。

技术领域

本发明是关于内存控制电路，尤其是关于串行外围接口(serial peripheralinterface,SPI)NOR型闪存(NOR flash)的控制电路及方法。

背景技术

图1为已知串行外围接口NOR型闪存的一种应用电路的示意图。系统单芯片30及串行外围接口NOR型闪存20设置于电路板10上。系统单芯片30利用内存控制电路31存取串行外围接口NOR型闪存20的数据。因为系统单芯片30与串行外围接口NOR型闪存20之间的绕线41可能导致数据延迟，所以系统单芯片30还包括中介电路32来解决因为电路板上的绕线41所产生的数据不同步的问题。如此一来，设计系统单芯片30时只需要考虑芯片内的绕线42所引起的数据延迟。然而中介电路32却可能造成系统单芯片30的电路面积增大及成本增加等额外负担。

发明内容

鉴于现有技术的不足，本发明之一目的在于提供一种内存控制电路及其方法，以克服串行外围接口NOR型闪存的读取延迟。

本发明公开了一种内存控制电路，用来控制一串行外围接口NOR型闪存，该串行外围接口NOR型闪存根据一第一频率动作，该内存控制电路包括：一接口控制单元，用来接收一第二频率；一序列控制单元，耦接该接口控制单元且根据该第二频率动作，用来传送该第一频率及一读取指令至该串行外围接口NOR型闪存，并且接收一读取数据；以及一数据控制单元，耦接该接口控制单元及该序列控制单元，用来根据一延迟设定值控制该序列控制单元在接收该读取数据前等待一预设时间；其中，该预设时间包含一延迟时间及该串行外围接口NOR型闪存所要求之一读取等待时间，该读取等待时间为该第一频率的周期的倍数，该延迟时间为该第二频率的周期的倍数，且该第一频率不等于该第二频率。

本发明还公开了一种内存控制方法，用来控制一串行外围接口NOR型闪存，该串行外围接口NOR型闪存根据一第一频率动作，该方法包括：接收一第二频率；传送该第一频率及一读取指令至该串行外围接口NOR型闪存；在接收一读取数据前，根据一延迟设定值等待一预设时间；以及接收该读取数据；其中，该预设时间包含一延迟时间及该串行外围接口NOR型闪存所要求之一读取等待时间，该读取等待时间为该第一频率的周期的倍数，该延迟时间为该第二频率的周期的倍数，该第一频率不等于该第二频率。

本发明还公开了一种内存控制方法，用来控制一串行外围接口NOR型闪存，该串行外围接口NOR型闪存根据一第一频率动作，该方法包括：传送该第一频率至该串行外围接口NOR型闪存；传输一读取指令至该串行外围接口NOR型闪存；等待一读取等待时间，其中该读取等待时间是与该串行外围接口NOR型闪存的规格及该第一频率的周期有关；等待一延迟时间，其中该延迟时间是与一延迟设定值及一第二频率的周期有关，该第一频率不等于该第二频率；接收该串行外围接口NOR型闪存所回传之一读取数据；以及依据该读取数据是否正确调整该延迟时间。

本发明的内存控制电路及其方法能够适应性决定一延迟时间，以补偿电路板上及/或芯片内部的绕线所造成的信号延迟。相较于习知方法，本发明不需额外的电路即可提升串行外围接口NOR型闪存的读取操作的稳定度，而且具有电路简单及可弹性调整等优点。

有关本发明的特征、实际操作与功效，将配合附图作实施例详细说明如下。

附图说明

图1为已知串行外围接口NOR型闪存的一种应用电路的示意图；

图2为本发明内存控制电路的一实施例的功能框图；