[发明专利]FPGA晶体管尺寸调整方法

说明书

本发明涉及一种FPGA架构探索方法，为将精确的模型与GA算法相结合，通过调整晶体管尺寸，实现延时和面积的折中优化。为此，本发明，FPGA晶体管尺寸调整方法，步骤如下：1)确定影响FPGA延时的关键参数；2)对各电路建立相应的Elmore延时模型；3)将FPGA的Elmore延时模型与神经网络相结合，建立KBNN延时模型，并对其进行训练，确定使训练误差E_t和验证误差E_v最小的权重Ω和Φ以及隐藏神经元的数量m；4)建立改进的最小宽度晶体管面积模型，估计FPGA岛的面积；5)将延时模型、面积模型与GA算法相结合，实现快速的晶体管尺寸调整。本发明主要应用于FPGA设计场合。

技术领域

本发明涉及一种FPGA架构探索方法，特别涉及一种FPGA晶体管尺寸调整方法。

背景技术

在现场可编程门阵列FPGA(Field－Programmable Gate Array)架构探索过程中，晶体管级设计工具是必不可少的，因为它可以为不同的架构提供精确的延时和面积估计，从而实现架构的评估。晶体管级设计包括为不同的子电路选择电路拓扑以实现架构的选择。而晶体管尺寸调整也可以改善FPGA的面积、延时和功耗。FPGA的设计是一个对不同架构进行晶体管级设计的复杂迭代过程。为了获得正确的晶体管尺寸调整结果，精确的延时和面积模型是必不可少的。

目前，有三种方法可以用来估计FPGA的延时。第一种方法，基于数值分析模型完成延时估计。Elmore模型通常被用来计算FPGA的延时。Smith等人使用Elmore模型获得FPGA延时，并将其与GP(Geometric Programming)算法相结合同时优化高级架构参数和晶体管尺寸实现面积和延时的折中。上述基于分析模型的方法虽然在速度上有很大的优势，但因为其将晶体管进行了线性等效导致精确度不高。第二种方法，对FPGA电路建立一个完整的版图并利用电路仿真工具确定延时。这种方法虽然精确，但利用电路仿真工具HSPICE完成一次完整的架构探索需要6～15小时，耗时较长。第三种方法，将分析模型与电路仿真相结合。如采用两阶段的方法优化面积和延时，在探索阶段使用线性模型，在基于HSPICE的微调阶段使用TILOS算法调整晶体管尺寸。这种方法是上述两种方法在精确度和速度上的折中。然而，电路仿真器的使用仍然会降低架构探索的效率。

为了加快设计流程并精确的找到合适的架构，本发明利用基于知识神经网络(Knowledge-based Neural Network,KBNN)获得FPGA的延时，利用改进的最小宽度晶体管模型获得相应的面积，并将两者与GA(Genetic Algorithm)算法相结合，快速且精确的完成晶体管尺寸调整。KBNN结合了神经网络提供的强大的学习能力和已经建立的FPGA分析模型的延时变化趋势，使神经网络和分析模型彼此互补，既保持了问题间的物理意义，又可以直观地反映各参数之间的关系。所以利用KBNN来构建延时和FPGA架构参数及晶体管尺寸之间的关系，是一种既可以提高模型精度又不会显著增加估计时间的方法。

参考文献：

[1]A.M.Smith,G.A.Constantinides,P.Y.K.Cheung.FPGA architectureoptimization using geometric programming[J].Computer-Aided Design ofIntegrated Circuits and Systems.2010,29(8):1163-1176.

[2]C.Chiasson,V.Betz.COFFE:Fully-automated transistor sizing forFPGAs[C].Field-Programmable Technology(FPT),Kyoto,2013:34-41.