[发明专利]FPGA晶体管尺寸调整方法

权利要求书

1.一种FPGA晶体管尺寸调整方法，其特征是，步骤如下：

1)确定影响FPGA延时的关键参数；

2)根据FPGA中每一个子电路延时所受参数的影响，对各电路建立相应的Elmore延时模型；

3)将FPGA的Elmore延时模型与神经网络相结合，建立KBNN延时模型，并对其进行训练，确定使训练误差E_t和验证误差E_v最小的输入神经元与隐藏神经元之间的权重Ω、隐藏神经元与MLP输出神经元之间的权重Φ以及隐藏神经元的数量m；

4)建立改进的最小宽度晶体管面积模型，估计FPGA岛的面积；

最小宽度晶体管面积定义为在特定工艺技术下的最小可接触晶体管，面积为晶体管本身的面积和与其相邻的空间之和，利用公式(3)计算NMOS晶体管的面积，利用公式(4)计算CMOS的面积：

其中x为晶体管的驱动强度；

5)利用步骤3)KBNN延时模型、步骤4)面积模型与如下公式表示的GA算法：

minimize T^α(S₁,S₂...S_l)×A^1-α(S₁,S₂...S_l)

其中，优化目标为延时T和FPGA岛的面积A的乘积最小，通过调整权重α的大小决定对延时和面积的侧重，Si是电路中各晶体管的尺寸，1＝i＝l，从而实现快速的晶体管尺寸调整；

关键参数指8个架构参数，分别为：布线通道宽度W，逻辑块中基本逻辑单元的数量N，查找表LUT的输入数量K，线长L，逻辑块输入数量I，开关块灵活性F_s，逻辑块输入引脚所能连接的布线轨道数目F_cin，逻辑块输出引脚所能连接的布线轨道数目F_cout；FPGA的子电路延时表示为公式(1)的形式：

T_n＝f_n(N,K,W,L,I,F_s,F_cin,F_cout,S₁,...,S_l) (1)

其中，T_n代表FPGA子电路n的延时，1＝n＝7，S_i是子电路n的各晶体管尺寸；

开关块Elmore延时模型：

T_SB＝R_SBdrv2*(C_j,SBdrv2+F_s*C_j,SBmux1+F_cin*0.5*I*C_j,CBmux1)+(R_SBdrv2+R_j,SBmux1)*(C_j,SBmux1+C_j,SBmux2)+(R_SBdrv2+R_j,CBmux1+R_j,CBmux2)*(C_j,SBmux2+C_g,SBdrv1)+0.69*R_SBdrv1*(C_j,SBdrv1+C_g,SBdrv2) (2)

其中，C_j,SBmux1，C_j,SBmux2分别是开关块多路选择器中一级晶体管和二级晶体管的结电容，C_g,SBdrv1、C_g,SBdrv2是开关块缓冲器中晶体管的栅电容，C_j,SBdrv1、C_j,SBdrv2是开关块缓冲器中晶体管的结电容，C_j,CBmux1是连接块多路选择器的晶体管结电容：

KBNN延时模型结构包括一个多层感知器MLP(Multilayer Perceptron)神经网络和一个知识神经元，公式(1)中的输入参数决定了KBNN结构中输入神经元的个数，每个隐藏神经元的输入γ_i是这些输入参数的权重和，隐藏神经元中的激活函数采用sigmoid函数，3层MLP的输出神经元是隐藏神经元输出的加权和，3层MLP的输出为延时的估计值与真实值之差，知识神经元为已建立好的基于Elmore的FPGA延时模型，KBNN的输出是3层MLP与知识神经元的输出之和。