[发明专利]一种高速缓存清理方法及处理器

说明书

本申请涉及处理器技术领域，具体涉及一种高速缓存清理方法及处理器。该方法包括：处理器确定所述高速缓存内的目标缓存线；处理器读取所述存储器内对应所述目标缓存线的有效信息；当所述处理器根据所述有效信息确定所述目标缓存线失效时，替换所述目标缓存线；或，当所述处理器根据所述有效信息确定所述目标缓存线有效时，保留所述目标缓存线。本申请中需要根据有效信息对该目标缓存线的有效性进行判断，只有失效的目标缓存线才会被替换，而有效的目标缓存线则仍然存在于高速缓存中，能够降低cache miss率，降低系统对高速缓存容量的需求，从而降低CPU的使用功耗，从而降低系统的搭建成本和使用成本。

技术领域

本申请本申请涉及处理器技术领域，具体涉及一种高速缓存清理方法及处理器。

背景技术

高速缓存(cache)是存在于内存与中央处理器(CPU，Central Processing Unit)之间的存储器，由静态随机存取存储器(SRAM，Static Random Access Memory)组成，容量比内存较小但速度比内存高得多，接近于CPU的速度。在计算机存储系统的层次结构中，是介于中央处理器和主存储器之间的高速小容量存储器，它和主存储器一起构成一级的存储器。高速缓冲存储器和主存储器之间信息的调度和传送是由硬件自动进行的。

高速缓存的出现主要是因为CPU运算速率要比内存读写速率快很多，这样会使CPU花费很长时间等待数据到来或把数据写入内存。在高速缓存中的数据是内存中的一小部分，但这一小部分是短时间内CPU即将访问的，当CPU调用大量数据时，就可避开内存直接从高速缓存中调用，从而加快读取速率。高速缓存对CPU的性能影响很大，主要原因有CPU的数据交换顺序和CPU与高速缓存间的带宽，其中，读取数据的顺序会影响到高速缓存的读取命中率，该读取命中率是高速缓存的一个重要参数，在处理器技术领域通常也采用cachemiss率，即高速缓存的读取未命中率来表征读取命中率，当发生cache miss时，即CPU要读取的数据不在高速缓存中而在内存中，处理器需要等待数据从内存读入高速缓存；而高速缓存的带宽将直接影响CPU读取高速缓存数据的速度，即单位时间内CPU从高速缓存中读取的数据量的大小，两则结合会影响整个系统的效率。

为了提高高速缓存的利用率，会将高速缓存分为多个具有固定大小的缓存线(cache line)，CPU对高速缓存进行读写也是以缓存线为单位，例如，每个缓存线的大小可以是32Byte或64Byte，由于高速缓存的容量远小于内存，只能将最常用的数据预取存入高速缓存中，所以不可避免的是CPU要读取的数不在高速缓存中而在内存中，即发生cachemiss的情况，此时就需要从内存查找该数据并读入高速缓存，读入的数据需要占用高速缓存的存储空间，而由于高速缓存的总容量较小，导致缓存线的数量是有上限的，因此针对缓存线会有一些合适的淘汰策略，如近期最少使用和最不经常的优先淘汰或是先进新出等方式，而这些淘汰策略均为CPU自行进行的判断，可能会出现一些替换出内容是即将要使用的，由此会导致cache miss率增加。

发明内容

本申请实施例提供了一种高速缓存清理方法来解决现有由于CPU自行判断高速缓存中要替换的内容，使得替换出内容可能是即将要使用的，从而会导致cache miss率增加的问题。

有鉴于此，本申请第一方面提供一种高速缓存清理方法，该方法中，为处理器内除了高速缓存之外还设有一与高速缓存同速度级别的存储器，用于存储高速缓存内的部分或者全部的缓存线的有效信息，当处理器在向高速缓存中写入数据时，当发现高速缓存已经没有足够的空间写入数据时，便在写入数据时将高速缓存内的部分缓存线替换为写入的数据，此时，该高速缓存清理方法包括，首先由处理器确定高速缓存内的目标缓存线，在确定出目标缓存线时会一并读取存储器中对应此目标缓存线的有效信息，如果发现根据有效信息确定该目标缓存线失效，则会在写入数据时替换掉该目标缓存线，而若是发现该目标缓存线并未失效，则在写入数据的时候保留该目标缓存线。