[发明专利]一种数字芯片接收ADC输出数据的方法及数字芯片

说明书

技术领域

本申请属于数据传输领域，具体涉及一种数字芯片接收ADC输出数据的方法及数字芯片。

背景技术

计算机技术、通信技术和微电子技术的高速发展大大促进了ADC技术的发展，ADC的采样率作为一个关键的技术指标也变得越来越高。在进行现代电子设计时，数字芯片(FPGA/CPLD/ASIC)需要将来自ADC的高速输出数据接收并进行处理。目前市面上主流ADC的数据输出接口还是低电压差分信号LVDS(Low-Voltage Differential Signaling)接口，因此在进行ADC接口设计时，能否可靠的接收来自ADC的高速LVDS数据就变得非常的重要。

现有技术的方案如图1所示，数字芯片接收来自ADC的随路时钟Synclk(频率合成时钟)，采用内部锁相环PLL对该时钟进行倍频(X2)，从而产生采样接收时钟Iclk(F_Iclk＝2*F_Synclk)与处理时钟Gclk。数字芯片使用Iclk来接收ADC输出的高速LVDS数据，并将其转换到数字芯片处理时钟Gclk的时钟域上，其中数字芯片内部锁相环产生的采样接收时钟Iclk只有一个相位。

如图2所示，数字芯片内部的数据接收器对于接口上的位周期可以简单的划分为3部分：第一部分是时钟不确定度(clock uncertainty)，该部分主要由ADC输出特性及ADC所在单板决定；第二部分是接收器边缘范围(RSKM),该部分主要由数字芯片决定；第三部分为采样窗口(Sample Window)，在接收数据时，只有采样时钟沿位于数据的采样窗口范围之内时才能保证数据可靠的被数字芯片采集到。随着ADC采样速率越来越高，LVDS总线上传输的数据速率也越来越快，因而数字芯片(FPGA/CPLD/ASIC)能够接收到ADC输出的高速LVDS数据的窗口也变得越来越小。器件工艺的差别及外界环境的变化，将使得各种情况下(比如不同的芯片或者是不同的环境下)的采样窗口发生变化，使接收到的数据出现误码的几率越来越高，数据变得更加不可靠。

发明内容

本申请提供一种数字芯片接收ADC输出数据的方法，以解决现有技术中数字芯片在接收来自ADC的输出数据时，会因为产品工艺、环境变化等原因导致接收到的数据出现误码而导致可靠性不高的问题，同时提供一种接收ADC输出数据的数字芯片。

根据第一方面，本申请提供了一种数字芯片接收ADC输出数据的方法实施例,该方法包括如下步骤：

数字芯片内预先存储N个相位系数，每一个相位系数对应一个相位；所述N个相位系数用于供数字芯片配置给数字芯片内的锁相环，以使得锁相环根据来自于ADC输出的随路时钟Synclk来产生的采样接收时钟Iclk的相位为被配给锁相环的相位系数对应的相位，其中N为大于1的整数；

在接收由ADC输出的待采集数据之前，查找用于在当前环境下接收ADC数据的采样接收时钟Iclk的最佳相位，并把该最佳相位对应的相位系数配置给锁相环，以产生具有最佳相位的采样接收时钟Iclk；

根据所述具有最佳相位的采样接收时钟Iclk来接收ADC输出的待采集数据。

在一较优实施例中，所述N个相位系数分别对应N个等分的相位。在一较优实施例中，查找用于接收当前待采集数据的采样接收时钟Iclk的最佳相位，包括：

在接收由ADC输出的待采集数据之前，通知ADC发送测试数据并接收；

数字芯片从所述N个相位系数对应的最小相位开始，依次调整锁相环输出的采样接收时钟Iclk的相位，找出当前环境下能够正确接收ADC数据的采样接收时钟Iclk的所有相位，并根据这些相位选择出采样接收时钟Iclk的最佳相位。

在一较优实施例中，选择所述当前环境下能够正确接收ADC数据的采样接收时钟Iclk的所有相位中最中间的一个相位作为所述最佳相位。

在一较优实施例中，数字芯片从所述N个相位系数对应的最小相位开始，依次调整锁相环输出的采样接收时钟Iclk的相位，找出当前环境下能够正确接收ADC数据的采样接收时钟Iclk的所有相位，包括：

第一步:数字芯片将最小相位对应的相位系数配置给锁相环，以产生具有对应相位的采样接收时钟Iclk；

第二步：当锁相环的时钟锁定之后，检测接收到的ADC测试数据是否存在误码；

第三步：当检测结果为不存在误码时，则将当前配置给锁相环的相位系数对应的相位标记为当前环境下能够正确接收ADC数据的采样接收时钟Iclk的相位；