[发明专利]一种PAL制视频编码IP核

说明书

技术领域

本发明属于视频显示技术领域。

背景技术

在需要用PAL制显示的FPGA成像系统中，为了完成最终的PAL制的时序显示，一般有两种方案。一是使用单通道DA转换芯片，如ADV7123，在FPGA中产生PAL制的同步信号和消隐信号，组合完成视频显示。这种方案相对来说功耗较低，但缺点是只能显示黑白的图像。在需要显示彩色PAL制图像的系统中，就需要用专用的彩色PAL制DA芯片，如ADV7393，这类芯片只需要FPGA送给图像的RGB或者YUV格式数据，在芯片内部进行PAL制的时序产生、正交平衡调制和滤波等工作，这类芯片虽然使用简便，成像质量好，但是功耗较大，通常为单通道DA转换芯片的5到10倍。在一些对功耗和体积要求较严格的成像系统中，往往不得以选用单通道DA转换芯片只显示黑白图像。

即便只显示黑白图像，由于PAL制的时序相对VGA等数字化标准较为复杂，且市面上众多监视器兼容的标准也不尽相同，往往出现在调试PAL制的时序时，在一些监视器上成像效果很好，而在其他一些监视器上却会出现抖动、闪烁甚至不能成像的问题。因此倘若能针对某一业界公认的标准接口设计一套PAL制IP核，不但可以方便地调试PAL制的时序，而且前端的图像接口也更容易设计。

发明内容

本发明的目的在于提出一种PAL制视频编码IP核，其在FPGA上实现PAL制显示所需的滤波和调制方法，并封装成IP核，使其可广泛应用于各种成像显示系统中，为低功耗、小体积成像系统后端视频输出提供一定的参考。

为了解决上述技术问题，本发明提供一种PAL制视频编码IP核，包括在FPGA中实现的视频流接收模块、滤波模块、NCO模块、正交平衡调制模块、时序产生模块、合成模块、信号嵌入模块；当所述IP核工作在黑白显示模式时，视频流接收模块从输入的视频数据流中提取出亮度信号Y并缓存，时序产生模块产生PAL制的全同步脉冲信号和全消隐信号，信号嵌入模块将全同步脉冲信号和全消隐信号嵌入到视频数据中输出；当所述IP核工作在彩色显示模式时，视频流接收模块从输入的视频数据流中提取出亮度信号Y以及色差信号U和V，并将该三路数据缓存，时序产生模块产生全同步脉冲信号、全消隐信号、色同步脉冲、色消隐信号以及逐行倒相使能信号，NCO模块产生正弦副载波和余弦副载波，滤波模块对色差信号U和V进行低通滤波，正交平衡调制模块使用滤波后的色差信号U和V分别对正弦副载波和余弦副载波进行调制，合成模块将色差信号U逐行倒相后与亮度信号Y以及色差信号V合成，信号嵌入模块将全同步脉冲信号、全消隐信号、色同步脉冲、色消隐信号嵌入到合成的数据中输出。

进一步，所述视频流接收模块的输入接口为Avalon-ST总线形式；所述视频流接收模块采用有限状态机实现。

进一步，所述视频流接收模块对符合要求的图像数据包，先将逐行扫描的图像数据转换成隔行扫描数据，然后缓存到FIFO中供FIR滤波模块使用。

进一步，所述视频流接收模块中维护有一个计数器，该计数器用于统计图像帧之间的间隔和PAL的扫描进程，当两者出现较大偏差导致显示不当时或者需要较大缓存时，复位后续图像显示系统，使后续图像显示系统与输入的图像数据流重新同步。

进一步，所述滤波模块采用FIR滤波器。

进一步，所述NCO模块由一个存储正弦波形的片上随机存储器和扫描逻辑单元构成，扫描逻辑单元通过计算时钟与输出频率的比得到扫描步长，在时钟的驱动下读取随机存储器中存储的正弦波数据，输出正弦波信号。

进一步，所述NCO模块采用可变步长的扫描方法，每次跳跃式的读取随机存储器。

进一步，所述时序产生模块中设置有行计数器和列计数器，列计数器用于记录从左至右的扫描，行计数器用于记录从上到下的扫描，将同步脉冲和消隐脉冲由时间转换为时钟个数后，通过判断计数器的值来输出同步脉冲信号和消隐信号。

本发明与现有技术相比，其显著优点在于，本发明实现了在FPGA上进行PAL制显示的相关工作，使其可以在使用低功耗、单通道DA转换芯片的系统中显示彩色PAL制图像。同时，本发明使用了Avalon接口，兼容于Qsys，使其具有兼容性和易用性的特点。

附图说明

图1是本发明所述PAL制视频编码IP核逻辑结构示意图。

图2是本发明所述PAL制视频编码IP核数据流示意图。

图3是PAL制输出参数对应关系示意图。

图4是Avalon-ST总线信号图。

具体实施方式