[发明专利]基于Ge/Si虚衬底的GePIN光电探测器及其制备方法在审

专利信息
申请号: 201610726482.8 申请日: 2016-08-25
公开(公告)号: CN107785451A 公开(公告)日: 2018-03-09
发明(设计)人: 乔丽萍 申请(专利权)人: 西藏民族大学
主分类号: H01L31/105 分类号: H01L31/105;H01L31/18
代理公司: 北京科亿知识产权代理事务所(普通合伙)11350 代理人: 汤东凤
地址: 712082*** 国省代码: 陕西;61
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摘要:
搜索关键词: 基于 ge si 衬底 gepin 光电 探测器 及其 制备 方法
【说明书】:

技术领域

发明涉及集成电路技术领域,特别涉及一种基于Ge/Si虚衬底的Ge PIN光电探测器及其制备方法。

背景技术

近年来,随着光通信技术的发展,具有高响应度、高量子效率、低暗电流以及高响应频率带宽的光电探测器得以实现。以现有的工艺技术,Si基光电集成接收芯片一直是人们追求的目标。InGaAs/InP等III-V族半导体材料制备的探测器量子效率高、暗电流小并已进入产业化阶段,但其价格昂贵、导热性能和机械性能较差以及与现有的成熟的Si工艺兼容性差等缺点限制了其在Si基光电集成技术中的应用。Ge材料的直接带隙约为0.67eV,对光通信中C波段(1528-1560nm)的光信号有较好的响应特性。特别是Ge材料的价格低廉以及与现有的Si工艺完全兼容,因此,研究和制备Ge PIN光电探测器引起了人们极大的兴趣。

为了在提高器件性能的同时降低成本,制备Ge PIN光电探测器的衬底材料选取也值得研究。直接选择Ge材料作为衬底将会增大器件的制造成本,与Ge材料相比,Si在地壳中储量巨大,获取方便且便宜,而且,Si的机械强度和热性质比Ge更好。然而,由于Si与Ge之间存在晶格失配,在Si衬底上的Ge外延材料中存在较高密度的位错,导致Ge PIN光电探测器暗电流特性变差,限制了器件的发展。为了降低成本,提高器件性能,我们选择在Si衬底上外延一层Ge薄膜所形成的虚Ge衬底上生长高质量的Ge外延层。然而,由于Si与Ge之间存在4.2%的晶格失配,Ge/Si虚衬底技术实现难度大。

发明内容

因此,为解决现有技术存在的技术缺陷和不足,本发明提出一种基于Ge/Si虚衬底的Ge PIN光电探测器及其制备方法。

具体地,本发明一个实施例提出的一种基于Ge/Si虚衬底的Ge PIN光电探测器及其制备方法,包括:

S101、选取掺杂浓度为5×1018cm-3的P型单晶Si衬底材料;

S102、在275℃~325℃温度下,利用CVD工艺在所述单晶Si衬底上生长厚度为40~50nm的Ge籽晶层;

S103、在500℃~600℃温度下,利用CVD工艺在在所述Ge籽晶层表面生长厚度为150~250nm的Ge主体层;

S104、利用CVD工艺在所述Ge主体层表面上淀积厚度为150nm第一SiO2层;

S105、将包括所述单晶Si衬底、所述Ge籽晶层、所述Ge主体层及所述第一SiO2层的整个衬底材料加热至700℃,连续采用激光工艺晶化所述整个衬底材料,其中,激光波长为808nm,激光光斑尺寸10mm×1mm,激光功率为1.5kW/cm2,激光移动速度为25mm/s;

S106、利用干法刻蚀工艺刻蚀所述第一SiO2层,以得到Ge/Si虚衬底;

S107、利用减压CVD工艺生长厚度为300nm的P型Ge层,掺杂浓度为1×1020cm-3,生长温度为330℃;

S108、采用硝酸和氢氟酸刻蚀部分区域的所述P型Ge层,刻蚀厚度为200nm;

S109、利用减压CVD工艺在未刻蚀的所述P型Ge层表面生长厚度为300nm的本征Ge层,生长温度为160℃;

S110、利用减压CVD工艺在所述本征Ge层生长厚度为20nm的N型Ge层,掺杂浓度为1×1020cm-3,生长温度为160℃;

S111、利用减压CVD在所述N型Ge层表面生长厚度为20nm的N型Si层,掺杂浓度为1×1020cm-3,生长温度为300℃;

S112、利用ALD工艺在整个衬底表面生长厚度为5nm的Al2O3材料;

S113、采用氢氧化钠刻蚀部分区域的所述Al2O3材料,刻蚀厚度为5nm;

S114、利用原子层外延工艺在所述Al2O3材料表面有选择性的生长30nm的Al材料;

S115、利用CVD工艺在整个衬底表面淀积厚度为100nm的第二SiO2层;

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