[发明专利]高性能多路锁存器及其使用方法

说明书

本发明涉及高性能多路锁存器，并且特别是关于高性能多路锁存器结构及使用方法。该多路锁存器包括：第一锁存器，其经结构化以接收数据信号D0，并且包含接收各自输入时钟信号的多个反相器；以及第二锁存器，其经结构化以接收数据信号D1，并且包含接收各自输入时钟信号的多个反相器。

技术领域

本发明涉及锁存器结构，且尤涉及高性能多路锁存器及使用方法。

背景技术

在不暂存输出数据的内存(例如：内嵌式内存)中，输出数据路径中的最后一级一般是列(Column)数据多工器。该多工器基于列位址从一些列数据信号进行选择。列位址是列数据多工器的控制信号，列位址的一个潜在缺点在于可能在列数据信号之前便先抵达列数据多工器。这是有可能发生的，因为列数据信号行经内存核心，相对于列位址具有更慢的路径。所以，由于列数据多工器在新的有效输出数据抵达第二列之前，便先从一列切换至该第二列，这可能对输出数据信号产生短时钟冲波形干扰。因此，短期会有旧的无效输出数据从第二列读出。

应对此问题的现有方法是延迟列位址到列数据多工器的时间，使得列位址是在出自内存核心的有效输出数据之后才抵达列数据多工器。举例而言，一种方法是在列位址路径中插置延迟(例如延迟链)，使得列位址是在输出数据之后才抵达列数据多工器。然而，可能难以使输出数据路径与列位址路径匹配。

举另一实施例来说，第二种方法是提供数据路径电路(例如：虚设数据路径)以产生列位址信号，用来使列位址延迟与输出数据延迟匹配到列数据多工器。然而，这种方法可能使晶粒面积额外负担(die area overhead)及设计复杂度显著增加。因此，需要用于提供输出数据的改良型内存技术。

发明内容

在本发明的一方面中，一种多路锁存器包含：第一锁存器，其经结构化以接收数据信号D0，并且包含接收各自输入时钟信号的多个反相器；以及第二锁存器，其经结构化以接收数据信号D1，并且包含接收各自输入时钟信号的多个反相器。

在本发明的一方面中，一种多路锁存器包含：第一锁存器，包含：第一反相器，其经结构化以接收数据信号D0及输入时钟信号CLK0；驱动反相器，其与该第一反相器串联并经结构化以接收输入时钟信号CLK1N；反馈反相器，其与该驱动反相器并联并经结构化以接收输入时钟信号CLK0N；以及第二锁存器，包含：第一反相器，其经结构化以接收数据信号D1及输入时钟信号CLK1；驱动反相器，其与该第一反相器串联并经结构化以接收输入时钟信号CLK0N；以及反馈反相器，其与该驱动反相器并联并经结构化以接收输入时钟信号CLK1N。

在本发明的一方面中，一种方法包含致能输入信号进到第一锁存器的第一反相器以通过该第一锁存器的驱动反相器来驱动输出数据，同时使该第一锁存器的反馈反相器转相并隔离第二锁存器。

附图说明

本发明是通过本发明的例示性具体实施例的非限制性实施例，参照注记的多个图式，在下文的具体实施例中详细说明。

图1根据本发明的方面，展示高性能多路锁存器的示意图。

图2显示由图1的结构所处理的信号的时序图。

符号说明：

10 多路锁存器

12、12' 锁存器

14、14'、14”、16、16'、16” 反相器。

具体实施方式

本发明涉及锁存器结构，并且尤涉及高性能多路锁存器及使用方法。更具体地说，本发明涉及用于SRAM胞元的读取数据路径的多路锁存器。有助益的是，该多路锁存器将会：

(i)消除解码位址(DA)对输出数据(Q)的影响，并且藉以增强内存效能；