[发明专利]高性能多路锁存器及其使用方法

权利要求书

1.一种多路锁存器，其包含：

第一锁存器，其经结构化以接收数据信号D0，并且包含接收各自输入时钟信号的多个反相器；以及

第二锁存器，其经结构化以接收数据信号D1，并且包含接收各自输入时钟信号的多个反相器；

其中，输出数据Q是与该第一锁存器及该第二锁存器耦合，并通过该第一锁存器的驱动反相器或通过该第二锁存器的驱动反相器直接驱动；

其中，该第一锁存器的该多个反相器包含与该第一锁存器的该驱动反相器串联的第一反相器，以及该第二锁存器的该多个反相器包含与该第二锁存器的该驱动反相器串联的第一反相器；

其中，当输入时钟信号CLK0走高并致能该数据信号D0时，输入时钟信号CLK1N走高且该第一锁存器的该驱动反相器基于该输入时钟信号CLK1N驱动该输出数据Q，以及

其中，当输入时钟信号CLK1走高并致能该数据信号D1时，输入时钟信号CLK0N走高且该第二锁存器的该驱动反相器基于该输入时钟信号CLK0N驱动该输出数据Q。

2.如权利要求1所述的多路锁存器，其中，用于该第一锁存器及该第二锁存器的该各自输入时钟信号包含三个时钟信号，该三个时钟信号用于输入到该第一锁存器及该第二锁存器的各个的对应的三个反相器。

3.如权利要求2所述的多路锁存器，其中：

用于该第一锁存器的该各自输入时钟信号包含该输入时钟信号CLK0、该输入时钟信号CLK0N及该输入时钟信号CLK1N；以及

用于该第二锁存器的该各自输入时钟信号包含该输入时钟信号CLK1、该输入时钟信号CLK0N及该输入时钟信号CLK1N。

4.如权利要求3所述的多路锁存器，其中，该输入时钟信号CLK0N是该输入时钟信号CLK0的反相信号；

该输入时钟信号CLK1N是该输入时钟信号CLK1的反相信号；

当该输入时钟信号CLK0走高时，该输入时钟信号CLK1将会走低；以及

当该输入时钟信号CLK0走低时，该输入时钟信号CLK1将会走高。

5.如权利要求4所述的多路锁存器，其中，该第一锁存器的该多个反相器及该第二锁存器的该多个反相器进一步包含与该驱动反相器并联的反馈反相器。

6.如权利要求5所述的多路锁存器，其中：

在该第一锁存器中：

该输入时钟信号CLK0是该第一反相器的输入；

该输入时钟信号CLK0N是该反馈反相器的输入；及

该输入时钟信号CLK1N是该驱动反相器的输入；以及

在该第二锁存器中：

该输入时钟信号CLK1是该第一反相器的输入；

该输入时钟信号CLK1N是该反馈反相器的输入；及

该输入时钟信号CLK0N是该驱动反相器的输入。

7.如权利要求5所述的多路锁存器，其中，当该输入时钟信号CLK0走高时，能够使该数据信号D0通过该第一锁存器的该第一反相器，该输入时钟信号CLK0N走低并隔离该第二锁存器，而且该第一锁存器驱动该输出数据Q。

8.如权利要求5所述的多路锁存器，其中，当该输入时钟信号CLK1走高时，能够使该数据信号D1通过该第二锁存器的该第一反相器，该输入时钟信号CLK1N走低并隔离该第一锁存器，而且该第二锁存器驱动该输出数据Q。