[发明专利]用于∑-△调制器的内建自测试电路

权利要求书

1.一种内建自测试BIST电路，与∑-△调制器SDM连接用于测试所述SDM，其中所述SDM接收来自处理器的SDM输入信号并基于所述SDM输入信号来生成SDM输出信号，其中所述BIST电路接收来自所述SDM的所述SDM输出信号并接收来自所述处理器的所述SDM输入信号，并且其中所述SDM输出信号包括含第一位信号及第二位信号的位信号组，所述BIST电路包括：

求均值电路，用于接收所述位信号组，计算所述位信号组的和的平均值，并且生成均值SDM信号，其中所述均值SDM信号的电压电平等于所述位信号组的所述和的所述平均值；

参考信号发生器，用于接收所述SDM输入信号并基于所述SDM输入信号来生成参考SDM信号；以及

比较电路，与所述求均值电路和所述参考信号发生器连接，用于(i)分别接收所述均值SDM信号和所述参考SDM信号，(ii)将所述均值SDM信号的所述电压电平与所述参考SDM信号的电压电平进行比较，并且(iii)基于阈值以及所述均值SDM信号和所述参考SDM信号的所述电压电平的差值来生成测试输出信号。

2.根据权利要求1所述的BIST电路，其中所述参考信号发生器包括查找表LUT，其中所述LUT包括SDM输入值组以及相应的参考SDM值组，其中所述SDM输入值组中的至少一个SDM输入值等于所述SDM输入信号的电压电平，并且所述参考SDM值组中的至少一个参考SDM值等于所述参考SDM信号的所述电压电平。

3.根据权利要求2所述的BIST电路，其中所述求均值电路包括：

用于接收来自所述处理器的测试使能信号和时钟信号的计数器组，其中所述计数器组包括用于分别接收所述第一位信号及第二位信号并分别生成第一计数器输出信号及第二计数器输出信号的第一计数器及第二计数器，其中与所述第一计数器输出信号对应的第一计数值基于所述第一位信号、所述测试使能信号和所述时钟信号，并且与所述第二计数器输出信号对应的第二计数值基于所述第二位信号、所述测试使能信号和所述时钟信号；

周期计数器，用于接收来自所述处理器的所述测试使能信号和所述时钟信号，并且(i)基于所述测试使能信号、所述时钟信号和预定的最大计数值来生成计数信号，以及(ii)当所述计数信号等于所述预定的最大计数值时生成测试完成信号；以及

与所述第一计数器及第二计数器连接用于分别接收所述第一计数器输出信号及第二计数器输出信号的加法器，其中所述加法器计算所述第一计数值及第二计数值的和，并生成相加信号，其中，所述相加信号对应于所述第一计数值及第二计数值的所述和；以及

除法器，与所述加法器和所述周期计数器连接，用于生成与所述相加值除以所述预定的最大计数值相等的第一中间信号。

4.根据权利要求3所述的BIST电路，其中所述求均值电路还包包括缓冲器，所述缓冲器接收(i)来自所述处理器的所述时钟信号、(ii)来自所述周期计数器的所述测试完成信号以及(iii)来自所述除法器的所述第一中间信号，存储所述第一中间信号，并输出所述均值SDM信号，其中所述均值SDM信号具有与所述第一中间信号的电压电平相等的电压电平。

5.根据权利要求1所述的BIST电路，其中所述参考信号发生器包括：

查找表LUT和数模转换器DAC，

其中所述LUT包括SDM输入值组以及相应的参考SDM值组，其中所述SDM输入值组中的至少一个SDM输入值等于所述SDM输入信号的电压电平，

其中所述LUT输出第二中间信号，其中所述参考SDM值组中的至少一个参考SDM值等于所述第二中间信号的电压电平，

其中所述DAC接收所述第二中间信号并生成所述参考SDM信号，并且

其中所述参考SDM信号的所述电压电平等于所述第二中间信号的所述电压电平。